JPS60227519A - 論理回路装置 - Google Patents
論理回路装置Info
- Publication number
- JPS60227519A JPS60227519A JP60070902A JP7090285A JPS60227519A JP S60227519 A JPS60227519 A JP S60227519A JP 60070902 A JP60070902 A JP 60070902A JP 7090285 A JP7090285 A JP 7090285A JP S60227519 A JPS60227519 A JP S60227519A
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- JP
- Japan
- Prior art keywords
- circuit
- clock
- logic
- period
- pulse width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はクロック同期で動作する論理回路装置に関し、
特にダイナミック回路を含み、使用する同期クロックの
周波数を零から動作させることのできる論理回路装置に
関する。
特にダイナミック回路を含み、使用する同期クロックの
周波数を零から動作させることのできる論理回路装置に
関する。
従来、ＣＭＯ８（相補型ＭＯ８）マイクロコンピュータ
などの高集積論理ＬＳＩなどでは、半導体チップ面積を
低減するためにダイナミック回路が多く使用されている
（例えば特開昭５３−９１５６０号）。
などの高集積論理ＬＳＩなどでは、半導体チップ面積を
低減するためにダイナミック回路が多く使用されている
（例えば特開昭５３−９１５６０号）。
第１図はＣＭＯ５を用いた４人力のＮＡＮＤを構成する
ダイナミック回路の１例を示す。この回路は、クロック
φ＝ Ｉｔ Ｌ Ｉｔ （以下、ｉで示す）の期間中に
ＰチャネルＭＯ８；Ｐｉを介して出力端ｏｕｔを■。Ｃ
にプリチャージしておき、φ＝″Ｈ”（以下、φで示す
）のタイミングではＰｌをオフし、ＮチャネルＭＯ５；
Ｎｌをオンさせることによって、入カニ４〜工４のＮＡ
ＮＤ論理が出力端ｏｕｔに出力されるようになっている
。この回路において、φの期間で入力１１〜工４のいず
れがｔｔＬ”であれば、出力端ｏｕｔは高インピーダン
スになっており、出力端と存在する容量に保持された電
荷によって出力電圧が定まっている。従ってφの期間が
長くなると、ＭＯ８’ｔ−ランジスタのジャンクション
リークなどにより出力電圧が変化してゆき、遂には正し
い論理値を保持することができなくなる。つまり、この
ような構造のダイナミック回路を使用した論理回路では
、使用するクロック周波数の下限に制限があり、ゼロ周
波数から動作させることができなかった。
ダイナミック回路の１例を示す。この回路は、クロック
φ＝ Ｉｔ Ｌ Ｉｔ （以下、ｉで示す）の期間中に
ＰチャネルＭＯ８；Ｐｉを介して出力端ｏｕｔを■。Ｃ
にプリチャージしておき、φ＝″Ｈ”（以下、φで示す
）のタイミングではＰｌをオフし、ＮチャネルＭＯ５；
Ｎｌをオンさせることによって、入カニ４〜工４のＮＡ
ＮＤ論理が出力端ｏｕｔに出力されるようになっている
。この回路において、φの期間で入力１１〜工４のいず
れがｔｔＬ”であれば、出力端ｏｕｔは高インピーダン
スになっており、出力端と存在する容量に保持された電
荷によって出力電圧が定まっている。従ってφの期間が
長くなると、ＭＯ８’ｔ−ランジスタのジャンクション
リークなどにより出力電圧が変化してゆき、遂には正し
い論理値を保持することができなくなる。つまり、この
ような構造のダイナミック回路を使用した論理回路では
、使用するクロック周波数の下限に制限があり、ゼロ周
波数から動作させることができなかった。
一方、ＣＭＯ８回路は、回路の電圧が変化したときに過
渡的に流れる電流によってのみ電力消費を生じ、完全に
オン又はオフした回路には電力消費を生じない特長があ
る。このことから、従来此種の論理回路の消費電力を下
げる有力な方法として、使用周波数を下げる方法が採ら
れている。従ってゼロ周波数から高周波数まで動作可能
な論理回路を作っておけば、処理要求の多い期間は高周
波数で動作させ、処理要求が少ない期間では低周波数で
動作させるような使用法が可能になる。
渡的に流れる電流によってのみ電力消費を生じ、完全に
オン又はオフした回路には電力消費を生じない特長があ
る。このことから、従来此種の論理回路の消費電力を下
げる有力な方法として、使用周波数を下げる方法が採ら
れている。従ってゼロ周波数から高周波数まで動作可能
な論理回路を作っておけば、処理要求の多い期間は高周
波数で動作させ、処理要求が少ない期間では低周波数で
動作させるような使用法が可能になる。
従来、ゼロ周波数から動作する論理は、全スタテック回
路を使って構成されている。ところが、スタテック回路
は面積が大きくなる傾向がある。
路を使って構成されている。ところが、スタテック回路
は面積が大きくなる傾向がある。
例えば、第２図は４人力のＮＡＮＤを構成するスタテッ
ク回路であるが、第１図の回路に比較してトランジスタ
を２個多く必要としている。つまり、ゼロ周波数から動
作する従来の回路は、スタティック回路を使っていたた
めに面積が大きくなり、マイクロコンピュータと高集積
度を必要とする論理回路をＬＳＩ化する場合、ＬＳＩの
チップサイズが非常に大きくなるという問題があった。
ク回路であるが、第１図の回路に比較してトランジスタ
を２個多く必要としている。つまり、ゼロ周波数から動
作する従来の回路は、スタティック回路を使っていたた
めに面積が大きくなり、マイクロコンピュータと高集積
度を必要とする論理回路をＬＳＩ化する場合、ＬＳＩの
チップサイズが非常に大きくなるという問題があった。
本発明は上記の問題点を解決し、ダイナミック回路を含
む論理回路装置をおいてゼロ周波数からの動作を可能に
することを目的とするものである。
む論理回路装置をおいてゼロ周波数からの動作を可能に
することを目的とするものである。
本発明は前記目的を達成するため、論理回路装置を、外
部から入力される第１のクロックに同期して所定のパル
ス幅をもつ第２のクロックを生成する回路と、上記第２
のクロックが一方の論理レベルにあるとき“１”または
“０″の所定の論理状態に設定され、上記第２のクロッ
クが他方の論理レベルにある期間内に入力信号に応じた
論理を出力するように、上記第２のクロックで動作制御
される少なくとも２つの論理回路と、上記２つの論理回
路の間に挿入され、上記第２のクロックが他方の論理レ
ベルにある期間中、前段の論理回路の出力を保持する記
憶回路とから構成したことを特徴とする。
部から入力される第１のクロックに同期して所定のパル
ス幅をもつ第２のクロックを生成する回路と、上記第２
のクロックが一方の論理レベルにあるとき“１”または
“０″の所定の論理状態に設定され、上記第２のクロッ
クが他方の論理レベルにある期間内に入力信号に応じた
論理を出力するように、上記第２のクロックで動作制御
される少なくとも２つの論理回路と、上記２つの論理回
路の間に挿入され、上記第２のクロックが他方の論理レ
ベルにある期間中、前段の論理回路の出力を保持する記
憶回路とから構成したことを特徴とする。
以下、本発明の実施例について説明する。
第３図は本発明で用いる内部クロックを説明するための
タイミング図である。ＣＬＩは外から供給されるクロッ
ク、Ｃｕ２は内部クロックであり、同図（Ａ）はＣｕ２
の周期が短かい場合、（Ｂ）はＣＬＩの周期が長い場合
のクロック波形の関係を示す。すなわち各内部クロック
ＧＬ２は、外部から供給されるクロックＣＬ２の立上り
タイミングに同期した一定パルス幅Ｔ１をもったクロッ
クである。パルス幅Ｔ１はＣＬＩの周波数が最も大きい
ときの周波の１７２以下で、このクロックを使用する論
理回路を動作させるに十分なパルス幅に設定され、Ｃｕ
２の周波数が（Ａ）又は（Ｂ）のように変化しても、′
Ｈ”の期間Ｔ１は一定である。
タイミング図である。ＣＬＩは外から供給されるクロッ
ク、Ｃｕ２は内部クロックであり、同図（Ａ）はＣｕ２
の周期が短かい場合、（Ｂ）はＣＬＩの周期が長い場合
のクロック波形の関係を示す。すなわち各内部クロック
ＧＬ２は、外部から供給されるクロックＣＬ２の立上り
タイミングに同期した一定パルス幅Ｔ１をもったクロッ
クである。パルス幅Ｔ１はＣＬＩの周波数が最も大きい
ときの周波の１７２以下で、このクロックを使用する論
理回路を動作させるに十分なパルス幅に設定され、Ｃｕ
２の周波数が（Ａ）又は（Ｂ）のように変化しても、′
Ｈ”の期間Ｔ１は一定である。
このようなパルス幅をもつクロックＣＬ２は、例えば、
ゲート遅延回路を使った第４図の回路により実現できる
。
ゲート遅延回路を使った第４図の回路により実現できる
。
第５図はマイクロコンピュータに含まれる本発明による
制御系の論理ブロックの例を示す。図において、１０は
第４図で説明したクロック生成回路、１１は命令レジス
タ（ＩＲ）、１２は命令デコーダ、１３．１４はラッチ
回路、１５は命令デコーダ出力より個々の制御信号を発
生するプログラマブル・ロジックアレー（ＰＬＡ）、１
６はラッチ回路である。これらの回路のうち、１１゜１
３．１６には、例えば第７図（Ａ）の構成をしたラッチ
回路を用い、１４には第５図（Ｂ）のラッチ回路を使用
する。また、１５には第８図に示すダイナミックＰＬＡ
を用い、１２には第８図のＰＬＡの前半のブロック２５
１を用いる。
制御系の論理ブロックの例を示す。図において、１０は
第４図で説明したクロック生成回路、１１は命令レジス
タ（ＩＲ）、１２は命令デコーダ、１３．１４はラッチ
回路、１５は命令デコーダ出力より個々の制御信号を発
生するプログラマブル・ロジックアレー（ＰＬＡ）、１
６はラッチ回路である。これらの回路のうち、１１゜１
３．１６には、例えば第７図（Ａ）の構成をしたラッチ
回路を用い、１４には第５図（Ｂ）のラッチ回路を使用
する。また、１５には第８図に示すダイナミックＰＬＡ
を用い、１２には第８図のＰＬＡの前半のブロック２５
１を用いる。
上記制御系の動作タイミングを第６図に示す。
ダイナミック回路１２．１５は共にＴ２のタイミングで
プリチャージ動作し、Ｔｉで演算する。うッチ１．３．
１６は′ｒ１で信号をスルーし、１゛２の期間中にＣＬ
２の立下りタイミングでの入力信号をホールドする。ラ
ッチ１４はＴ２て信号をスルーして、Ｔ、の期間中にＣ
Ｌ２の立」ニリタイミングでのラッチ１３の出力をホー
ル１〜する。この回路では、タロツクＣＬ ２の周期が
長くなるとＴ２の期間が長くなるが、この期間、ダイナ
ミック回路で構成されたデコーダ１２およびＰＬＡ１５
はプリチャージ状態にあり、ラッチ１．３．１６はホー
ルド状態にある。従って、これらのラッチ回路を例えば
第７図（Ａ）の回路で構成すれば、Ｔ２の期間が長くな
っても入力信号を完全にホールドできる。また、ラッチ
１４はＴ２の期間、入力信号を直接スルーするだけであ
るから、Ｔ２の長さに影響されない。このように、周期
が可変なりロックＣＬ２を用い、一定時間幅をもったＴ
１タイミング回路を動作させ、時間幅が非常に長くなる
可能性のあるＴ２タイミングではプリチャージモードに
することにより、零周波数付近から動作するることか可
能になる。
プリチャージ動作し、Ｔｉで演算する。うッチ１．３．
１６は′ｒ１で信号をスルーし、１゛２の期間中にＣＬ
２の立下りタイミングでの入力信号をホールドする。ラ
ッチ１４はＴ２て信号をスルーして、Ｔ、の期間中にＣ
Ｌ２の立」ニリタイミングでのラッチ１３の出力をホー
ル１〜する。この回路では、タロツクＣＬ ２の周期が
長くなるとＴ２の期間が長くなるが、この期間、ダイナ
ミック回路で構成されたデコーダ１２およびＰＬＡ１５
はプリチャージ状態にあり、ラッチ１．３．１６はホー
ルド状態にある。従って、これらのラッチ回路を例えば
第７図（Ａ）の回路で構成すれば、Ｔ２の期間が長くな
っても入力信号を完全にホールドできる。また、ラッチ
１４はＴ２の期間、入力信号を直接スルーするだけであ
るから、Ｔ２の長さに影響されない。このように、周期
が可変なりロックＣＬ２を用い、一定時間幅をもったＴ
１タイミング回路を動作させ、時間幅が非常に長くなる
可能性のあるＴ２タイミングではプリチャージモードに
することにより、零周波数付近から動作するることか可
能になる。
以上、述へたごとく、本発明はダイナミックに動作する
全ての回路のタイミンクを同−タロツク期間に統一し、
ダイナミック回路とダイナミック回路の間には信号ホー
ルドさせるラッチを入れ、外部クロックから一定のパル
ス幅を有するタロツクを作り、このクロックの一定パル
ス幅の期間内で前記ダイナミック回路が動作するように
論理を構成することにより、論理回路を零周波数から動
作可能にしたものである。この方式は、ＣＭＯ８論理の
ごとく、スタティック回路では面積が大きくなる場合に
、ダイナミック回路を使用し、しかも零周波数から動作
させる要求に対して有効である。
全ての回路のタイミンクを同−タロツク期間に統一し、
ダイナミック回路とダイナミック回路の間には信号ホー
ルドさせるラッチを入れ、外部クロックから一定のパル
ス幅を有するタロツクを作り、このクロックの一定パル
ス幅の期間内で前記ダイナミック回路が動作するように
論理を構成することにより、論理回路を零周波数から動
作可能にしたものである。この方式は、ＣＭＯ８論理の
ごとく、スタティック回路では面積が大きくなる場合に
、ダイナミック回路を使用し、しかも零周波数から動作
させる要求に対して有効である。
尚、上述した実施例においては、外部クロックＣＬ１か
ら内部クロックＣ’Ｌ２を生成する場合に、電源電圧、
温度、プロセス条件の影響を受けて、クロックＣＬ２の
パルス幅Ｔ１を正確に設定することが困難な場合がある
。そこで、実用上は第５図の１０′にクロック選択回路
を挿入し、外部クロックＣＬＩと内部クロックＣＬ２の
パルス幅を比較し、パルス幅の短かい方を使って論理動
作を行なわせるとよい。第９図、第１０図はクロック選
択回路１０’ とタイミング図を示す。選択回路１０′
はマスタースレーブ構成のフリップフロップとＡＮＤ−
ＯＲ回路で構成する。外部クロックＣＬＩが内部生成パ
ルスＣＬ２にくらべてパルス幅が短かい場合は、第１０
図（Ａ）に示すようにｂ点が常に“′０”となるため、
出力端Ｃ依にはＣＬＩが選択される。逆にＣＬＩのパル
ス幅が長い場合は第１０図（Ｂ）の如くｂ点が常に“ｌ
”となり、Ｃ点にはＣＬ２が選択される。ダイナミック
回路のホールド時間は、最大周波数すなわちＣＬ、１の
パルス幅（ＣＬ １ ＝ ”Ｈ”の期間）が最小となる
時間Ｔ１ｍ１ｎの数倍以上にすることは容易である。
ら内部クロックＣ’Ｌ２を生成する場合に、電源電圧、
温度、プロセス条件の影響を受けて、クロックＣＬ２の
パルス幅Ｔ１を正確に設定することが困難な場合がある
。そこで、実用上は第５図の１０′にクロック選択回路
を挿入し、外部クロックＣＬＩと内部クロックＣＬ２の
パルス幅を比較し、パルス幅の短かい方を使って論理動
作を行なわせるとよい。第９図、第１０図はクロック選
択回路１０’ とタイミング図を示す。選択回路１０′
はマスタースレーブ構成のフリップフロップとＡＮＤ−
ＯＲ回路で構成する。外部クロックＣＬＩが内部生成パ
ルスＣＬ２にくらべてパルス幅が短かい場合は、第１０
図（Ａ）に示すようにｂ点が常に“′０”となるため、
出力端Ｃ依にはＣＬＩが選択される。逆にＣＬＩのパル
ス幅が長い場合は第１０図（Ｂ）の如くｂ点が常に“ｌ
”となり、Ｃ点にはＣＬ２が選択される。ダイナミック
回路のホールド時間は、最大周波数すなわちＣＬ、１の
パルス幅（ＣＬ １ ＝ ”Ｈ”の期間）が最小となる
時間Ｔ１ｍ１ｎの数倍以上にすることは容易である。
ＣＬ２のパルス幅をＴ １ｍ’ｉｎの２〜３倍に設定し
ておき、第８図の回路を使ってＣＬＩとＣＬ２を切りか
えて論理の制御に使えば、電源電圧、温度、プロセスの
ばらつきでＣＬ２のパルス幅にばらつきが生じても、最
大周波数から零周波数まで正しく動作させることができ
る。いいかえるとＣＬＩとＣＬ２を切換えて使用するこ
とにより内部で生成するＣＬ２のパルス幅の精度に対す
る要求が低くなり、回路設計を容易にできる利点がある
。
ておき、第８図の回路を使ってＣＬＩとＣＬ２を切りか
えて論理の制御に使えば、電源電圧、温度、プロセスの
ばらつきでＣＬ２のパルス幅にばらつきが生じても、最
大周波数から零周波数まで正しく動作させることができ
る。いいかえるとＣＬＩとＣＬ２を切換えて使用するこ
とにより内部で生成するＣＬ２のパルス幅の精度に対す
る要求が低くなり、回路設計を容易にできる利点がある
。
本発明によればダイナミック回路を含む論理回路装置に
おいて、ゼロ周波数から動作可能とすることができる。
おいて、ゼロ周波数から動作可能とすることができる。
第１図は４人力のＣＭＯＳダイナミックＮＡＮＤ回路を
示す図、第２図は４人力のＣ，ＭＯＳスタティックＮＡ
ＮＤ回路を示す図、第３図（Ａ）、（Ｂ）は本発明で使
用するクロック信号の波形図と、第４図は上記クロック
信号の生成回路、第５図は本発明の論理回路の構成の例
を示すブロック図。 第６図は上記回路の動作とタイミング図、第７図（Ａ）
、（Ｂ）は第５図回路で使用するラッチ回路の構成図、
第８図は同じ＜ＰＬＡの回路図、第９図はクロック選択
回路を示す図、第１０図（Ａ）。 （Ｂ）は上記第９図回路のタイミング図である。 第１図 竿２回 第３図 第４図 第５図 第４図 ６
示す図、第２図は４人力のＣ，ＭＯＳスタティックＮＡ
ＮＤ回路を示す図、第３図（Ａ）、（Ｂ）は本発明で使
用するクロック信号の波形図と、第４図は上記クロック
信号の生成回路、第５図は本発明の論理回路の構成の例
を示すブロック図。 第６図は上記回路の動作とタイミング図、第７図（Ａ）
、（Ｂ）は第５図回路で使用するラッチ回路の構成図、
第８図は同じ＜ＰＬＡの回路図、第９図はクロック選択
回路を示す図、第１０図（Ａ）。 （Ｂ）は上記第９図回路のタイミング図である。 第１図 竿２回 第３図 第４図 第５図 第４図 ６
Claims (1)
- １、外部から入力される第１のクロックに同期して所定
のパルス幅をもつ第２のクロックを生成する回路と、上
記第２のクロックが一方の論理レベルにあるとき“１”
またはｉｔ Ｏｐｒの所定の論理状態に設定され、上記
第２のクロックが他方の論理レベルにある期間内に入力
信号に応じた論理を出力するように、上記第２のクロッ
クで動作制御される少なくとも２つの論理回路と、上記
２つの論理回路の間に挿入され、上記第２のクロックが
他方の論理レベルにある期間中、前段の論理回路の出力
を保持する記憶回路とからなることを特徴とする論理回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070902A JPS60227519A (ja) | 1985-04-05 | 1985-04-05 | 論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070902A JPS60227519A (ja) | 1985-04-05 | 1985-04-05 | 論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60227519A true JPS60227519A (ja) | 1985-11-12 |
Family
ID=13444922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070902A Pending JPS60227519A (ja) | 1985-04-05 | 1985-04-05 | 論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60227519A (ja) |
-
1985
- 1985-04-05 JP JP60070902A patent/JPS60227519A/ja active Pending
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