JPS6022770B2 - Ｃｒｃ回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、サィクリツク、リダンダンシチェック（以
下、ＣＲＣと云う）のジェネレーション／チェック回路
に、シリアルィンプット、シリアルアウトブットの多項
式発生器を利用した場合に、ＣＲＣキヤラクタのリード
タイミングに先立つリードトリガの発生を簡単なハード
ウェアで行なうようにしたＣＲＣ回路に関する。

ＣＲＣジェネレーション／チェック回路に、シリアルィ
ンプット、シリアルアウトプツトの多項式発生器を使用
する場合、ＣＲＣチェックデータのパラレルーシリアル
変換、ＣＲＣキャラクタのシリアルーパラレル変換の回
路が必要である。

そして、ＣＲＣ回路からＣＲＣキャラクタをリードする
場合、前もってトリガをかけ、シリアルパラレル変換用
クロックを生成し、そのクロックによってシリアルーパ
ラレル変換の終了後に、ＣＲＣキャラクタをリードする
必要がある。しかし、マイクロプロセッサなどの高集積
ＩＣを用いた制御装置では、このリードするタイミング
に先立つトリガ発生方法が問題となる。この発明は、上
記の点にかんがみなされたもので、シリアルインプツト
、シリアルアウトプツトの多項式発生器を使用した場合
のＣＲＣキャラクタのリードタイミングに先立つリーデ
トリガの発生を簡単なハードウェアで行なうことができ
るＣＲＣ回路を提供することを目的とする。

以下、この発明のＣＲＣ回路実施例について図面に基づ
き説明する。第１図はその一実施例のＣＲＣ回路内のＣ
ＲＣキャラクタリードに関係する回路図であり、第２図
はこのＣＲＣ回路の制御を行なうプロセッサユニット（
たとえば、マイクロプロセッサなどであり、以下、ＰＵ
と云う）との関係を示すブロック図である。まず、第１
図から述べることにする。この第１図におけるＡはアド
レスデコーダであり、第１図に示されていないＰＵから
のアドレスバスＡＤＲＯＯ〜ＡＤＲ０７が接続されてい
る。このアドレスデコーダＡはＰＵがリードしようとす
るレジスタのアドレスをデコードするためのものであり
、アドレスによって２つのレジスタを選択するものであ
る。このアドレスデコーダＡによって選択された２つの
レジスタ、すなわちレジスタＲＥＧ，，ＲＥＧ２の信号
はそれぜれアンド回路Ｂ，，＆の各第１の入力端に供給
されるようになっている。

アンド回路Ｂ，＆の各第２の入力端には、ＰＵからのり
−ドパルスが供給されるようになっている。アンド回路
Ｂ，の出力はゲートＦ，，Ｆ２に供給されるようになっ
ている。これらのゲートＦ，，Ｆ２について後述する。
また、アンド回路Ｂの出力はクロック発生回路Ｃ内のァ
ンド回路Ｃ，の第１の入力端、フリップフロップ回路（
以下、ＦＦと云う）Ｃ２のセット入力端Ｓ、レジスタＣ
３のロード端子に転送されるようになっている。このク
ロック発生回路ＣはＣＲＣキャラクタをシリアルからパ
ラレルに変換するためのクロック発生回路であって、１
回の動作につき８回の立上りと立下りをもつものである
。

このクロック発生回路Ｃは上述のアンド回路Ｃ，，ＦＦ
Ｃ２、レジスタＣ３、およびアンド回路Ｃ４とにより構
成されている。アンド回路Ｃ４の第１の入力端にはクロ
ツク信号が導入されるようになっており、アンド回路Ｃ
４の第２の入力端にはアンド回路Ｃ，の出力が供給され
るようになっている。このアンド回路Ｃ，の第２の入力
端にはＦＦＣ２の出力端Ｑからの出力が供給されるよう
になっている。ＦＦＣ２のリセット入力端にはしジスタ
Ｃ３からボロー信号が供給されるようになっている。レ
ジスタＣ３の入力端Ｄ，〜Ｄ３には、たとえば、十５ボ
ルトの電圧が印加され、入力端Ｄ４はアースされている
。レジスタＣ３のクロック入力端には、アンド回路Ｃ４
からの出力が供９篇されるようになっている。このアン
ド回路Ｃ４の出力端には、シリアルーパラレル変換用ク
ロック信号が現われるようになっている。このアンド回
路に４の出力端に現われるクロツク信号は多項式発生器
Ｄのクロック入力端およびシフトレジスタＥのクロック
入力端に加えるようになっている。多項式発生器Ｄはシ
リアルィンプット、シリアルアゥトプットの多項式発生
器であ０り、その入力端にはＣＲＣデ−夕が入力され、
出力機はＣＲＣキヤラクタが出力され、この出力はシフ
トレジス夕Ｅの入力端に供聯合されるように構成されて
いる。このシフトレジスタＥは多項式発生器ＤからのＣ
ＲＣキヤラクタをシリアルからパラレルに変換するシフ
トレジスタであり、８ビットの出力のう、４ビットは上
記ゲートＦ２に供給するようになっている。すなわち、
シフトレジスタＥの出力端○。〜０はゲートＦ２に接続
され、出力機０４〜０７はゲートＦ，に接続されている
。ゲートＦ，〜Ｆ２の出力端はそれぞれ４ビットのデー
タを出力するようになっており、このゲートＦ，，Ｆ２
の出力端はそれぞれＰＵのデータバスに接続されるよう
になっている。一方、第２図において、ＤＡＴＡは第１
図におけるゲートＦ，，Ｆ２の出力端に接続されデータ
バス（８ビット）であり、このデータバスＤＡＴＡには
ＰＵＩＯ０、ＣＲＣ回路２００が接続されている。

また、ＡＤＲはアドレスバス（１６ビット）であり、第
１図におけるアドレスデコーダＡに接続されているアド
レスバスＡＤＲＯＯ〜ＡＤＲ０７などが該当し、ＲＥＡ
Ｄは第１図におけるリードパルスである。このリードパ
ルスＲＥＡＤはＰＵＩ Ｏ ０、ＣＲＣ２０川こ転送す
るようになっており、アドレスバスＡＤＲにはＰＵＩＯ
０、ＣＲＣ回路２００が接続されている。そして、ＣＲ
Ｃ回路２００にはクロツク発生回路Ｃが接続されている
。したがって、この第２図と第１図の関係として、第２
図におけるＣＲＣ回路２００は第１図におけるクロック
発生回路Ｃを除去した残りの部分であることがわかる。
次に、以上のように構成されたこの発明のＣＲＣ回路の
動作について第１図に基づき説明する。

この動作の説明に当り、ＰＵＩＯＯがＣＲＣ回路２００
からＣＲＣキヤラクタをリードするときの動作を説明す
る。このＰＵＩＯＯはＣＲＣキャラクタをリードすると
きに、まず、あるアドレスをもつレジスタＲＥＧ２をリ
ードする。このレジスタＲＥＧ２をリードするには、ア
ドレスデコーダによって、ＰＵＩＯＯからアドレスバス
ＡＤＲＯＯ〜ＡＤＲ０７を通して転送されてきたアドレ
スをデコーデしてレジスタＲＥＧ２を選択する。このレ
ジスタＲＥＧ２が選択されることにより、その出力がア
ンド回路Ｂ２の第１の入力端に加えられる。また、ＰＵ
ＩＯＯからリードパルスがアンド回路Ｂ２の第２の入力
端に加えられ、アンド回路Ｂ２はこのリードパルスとし
ジスタＲＥＧ２の出力のアンドをとり、アンド回路＆か
らＣＲＣトＩＪガを出力する。このＣＲＣトリガはクロ
ツク発生回路Ｃのアンド回路に，の第１の入力端、ＦＦ
Ｃ２のセット入力端Ｓ、レジスタＣ３のロード端子に転
送される。ＣＲＣトリガ信号がＦＦＣ２のセツ端子Ｓに
加えられるこをにより、ＦＦＣ２がセットされ、それに
よって、アンド回路に，とＣＲＣトリガ信号とＦＦＣ２
の出力とのアンドをとり、その出力をアンド回路Ｃ４の
第２の入力端に送出する。アンド回路Ｃ４の第１の入力
端にはクロツク信号が導入されており、このクロック信
号とアンド回路Ｃ，の出力とのアンドをとる。かくして
、クロツク発生器Ｃはシリアルーパラレルに変換用クロ
ック信号を発生する。そのクロック信号は多項式発生器
○およびシフトレジスタＥの各クロック入力端に転送さ
れるとともに、レジスタＣ３のクロツク入力端にも加え
られる。多項式発生器Ｄにこのクロック信号が転送され
ると、多項式発生器Ｄはこのクロツク信号の立上りで、
ＣＲＣキヤラクタを１ビットずつ出力し、シフトレジス
タＥの入力端に転送する。

また、このシフトレジスタＥは、上記シリアルーパラレ
ル変換用クロック信号がそのクロック入力端に転送され
ると、その立上りで、多項式発生器Ｄから送られてくる
ＣＲＣキヤラクタをラツチし、パラレルに変換する。こ
のパラレルに変換したＣＲＣキャラクタはシフトレジス
夕Ｅの出力端０。

〜０３，０４〜０７の４ビットごとに、ゲートＦ２，Ｆ
，に転送され、８ビットのＣＲＣキャラクタが転送し終
わると、上記クロック信号が停止し、シフトレジスタＥ
によりパラレルに変換されたＣＲＣキャラクタが保持さ
れる。次いで、ＰＵＩＯＯはしジスタＲＥＧ２のリード
からこのシリアルーパラレル変換に必要な時間間隔をお
き、今度はしジスタＲＥＧ２とは別のアドレスをもつレ
ジスタＲＥＧ，を選択する。

すなわち、上記と同様の要領で、ＰＵＩ００からしジス
タバスＡＤＲＯＯ〜ＡＤＲ０７を通して、レジスタＲＥ
Ｇ，のレジスタがレジスタデコーダＡに転送され、そこ
でデコードして、レジスタデコーダＡはしジスタＲＥＧ
，を選択する。これにより、レジスタＲＥＧ，の出力信
号がアンド回路Ｂ，の第１の入力端に加えられる。この
アンド回路Ｂ，の第２の入力端にはＰＵＩＯＯからのり
ードパルスが導入されると、このリードパルスとしジス
タＲＥＧ，の出力とのアンドをとり、ＣＲＣリード信号
をゲートＦ，，Ｆ２に転送する。このＣＲＣリード信号
がゲートＦ，，Ｆ２に転送されると、ゲートＦ，，Ｆ２
がゲートを開く。これにより、シフトレジスタＢにより
パラレルに変換されたＣＲＣキヤラクタがデータが４ビ
ットずつゲートＦ２，Ｆ，およびデータバスを通してＰ
Ｕ‘こ転送される。このようにして、ＰＵＩＯＯはＣＲ
Ｃキヤラクタをリードすることができる。以上の説明の
ように、レジスタＲＥＧ２のリード動作はクロック信号
のトリガ発生のための動作を行なうものであり、リード
データには意味をもたないものである。ＰＵＩＯＯのダ
ミーリードによつてシリアルーパラレル変換用クロック
信号のトリガを発生するものである。以上のように、こ
の発明のＣＲＣ回路にプロセッサユニットからのアドレ
スをデコードして第１のレジスタを選択し、このレジス
タの出力とプロセッサユニットからのりードパルスとに
よりＣＲＣトリガ信号を発生させてシリアルーパラレル
変換用のクロック発生回路をトリガして、シリアルーパ
ラレル変換用クロック信号を発生し、このシーＪアルー
パラレル変換用クロック信号によりＣＲＣキャラクタを
１ビットずつ多項式発生器で出力し、この多項式発生器
から出力されるＣＲＣキャラク夕をシリアルーパラレル
変換用クロック信号に基づきパラレルに変換し、このパ
ラレルに変換されたＣＲＣキャラクタの論出し時にはプ
ロセッサユニットからのアドレスに基づき第２のレジス
タを選択し、この第２のレジスタの出力とりードパルス
とによりＣＲＣＩＪ−ド信号を発生してパラレルに変換
されたＣＲＣキヤラクタを読み出すようにしたので、少
ないハードウェアおよびファームウェア量で℃ＲＣキャ
ラクタがリードトリガの発生タイミングを作ることがで
きる。

【図面の簡単な説明】

第１図はこの発明のＣＲＣ回路の−実施例を示すブロッ
ク図、第２図はプロセッサユニットとＣＲＣ回路および
シリアルーパラレル変換用のクロック発生回路との関係
を示すブロック図である。 １００・・・プロセッサユニット、２００・・・ＣＲＣ
回路、Ａ…アドレスデコーダ、Ｂ，弦，Ｃ，，Ｃ４・・
・アンド回路、Ｃ・・・クロツク発生回路、Ｄ・・・多
項式発生器、Ｅ・・・シフトレジスタ、Ｆ，，Ｆ２・・
・ゲート。 第２図 図 船

Claims (1)

【特許請求の範囲】
1. １ プロセツサユニツトから与えられる第１のリードア
   ドレスをデコードして第１のデコード信号を出力し、上
   記プロセツサユニツトから与えられる第２のリードアド
   レスをデコードして第２のリードアドレス信号を出力す
   るアドレスデコードと、上記第１のデコード信号と上プ
   ロセツサユニツトからえられるリードパルスとによりサ
   イクリツクリダンダンシチエツクトリガ信号を出力する
   第１の論理ゲート、上記第２のデコード信号と上記リー
   ドパルスとによりサイクリツクリダンダンシチエツクリ
   ード信号を出力する第２の論理ゲートと、上記サイクリ
   ツクリダンダンシチエツクトリガ信号によりトリガされ
   てシリアル−パラレル変換用クロツク信号を発生するク
   ロツク発生回路と、上記シリアル−パラレル変換用クロ
   ツク信号に基づきサイクリツクリダンダンシチエツクキ
   ヤラクタを１ビツトずつシリアルに出力する多項式発生
   器と、上記シリアル−パラレル変換用クロツク信号に基
   づき上記多項式発生器から出力されるサイクリツクリダ
   ンダンシチエツクキヤラクタをパラレルに変換して保持
   するシフトレジスタと、上記第２の論理ゲートから上記
   サイクリツクリダンダンシチエツクリード信号が出力さ
   れたときの上記シフトレジスタに保持されているパラレ
   ルのサイクリツクリダンダンシチエツクキヤラクタを読
   み出して上記プロセツサユニツトに転送する第３の論理
   ゲートとよりなるＣＲＣ回路。