JPS6022823B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 この発明は外部導出電極の配直を改良した半導体装置に
関するものである。

近年電子機器の発達には目さ・ましいものがあり、機器
の小軽量化が急激な速度で進んでいる。

これらの技術革新は半導体装置の小型化に負うところが
大であり、その原動力は半導体集積回路装贋・混成集積
回路装置の製造技術の発展によっている。これにともな
って中容量の電力用半導体素子、例えばダイオード・サ
イリスタ等もハウジング内部で複数の半導体チップが相
互に結線され、例えばブリッジ型整流回路等の一つの機
能または機能の一部を持つように作られた半導体構成ュ
ニツトが市場に提供されるようなつた。第１図は上述の
ような従来の半導体構成ユニットの外観を示す斜視図、
第２図は従来の半導体構成ユニットの二つのサィリスタ
の接続を示す回路図である。

なお、第１図と第２図の符号は互いに対応するものであ
る。

第１図において、１は内部に設けられた図示しない第１
、第２の二つのサィリスタを収納する樹脂等の絶縁体で
作られた収納容器でありし前記第１、第２のサィリスタ
が第２図に示すように、第１のサィリスタ２のアノード
が第２のサィリスタ３のカソードに接続された状態で収
納されている。

４は収納容器１の上面部ｌａに設けられるとともに、第
１のサィリスタ２のアノード‘こ接続される外部第１サ
イリスタアノード電極、５は収納容器１の上面部ｌａに
設けられるとともに、第１のサィリスタ２のカソードに
接続される外部第１サィリスタカソード電極、６は収納
容器１の上面部ｌａに設けられるとともに、第２のサィ
リスタ３のアノードに接続される外部第２サィリスタア
ノード電極であり、この外部第２サィリスタアノード電
極６は外部第１サィリスタアノード電極４とによって、
外部第１サィリスタカソード電極５を挟むように、かつ
外部第１サィリスタアノード電極４と外部第１サィリス
タカソード電極５とを結ぶ直線上にこれらの電極と並ぶ
ように設けられる。

７は収納容器１の上面部ｌａに設けられるとともに、第
１のサィリスタ２のゲートに接続される外部第１サィリ
スタゲート電極、８は収納容器１の上面部ｌａに設けら
れるとともに、第１のサィリスタ２のカソードーこ接続
される外部第１サィリスタ補助カソード電極であり、こ
の外部第１サィリスタ補助カソード電極８は外部第１サ
イリスタゲート電極７とによって第１のサィリスタ２を
点弧させるために設けられる。

９は収納容器１の上面部ｌａに設けられるとともに、第
２のサィリスタ３のゲートに接続される外部第２サィリ
スタゲート電極であり、この外部第２サィリスタゲート
電極９は外部第１サイリスタゲート電極７とによって、
外部第１サィリスタ補助カソード電極８を挟むように、
かつ外部第１サィリスタゲート電極７と外部第１サィリ
スタ補助カソード電極８とを結ぶ直線上にこれらの電極
と並ぶように設けられる。

１０は収納容器１の上面部ｌａに設けられるとともに、
第２のサィリスタ３のカソードに接続される外部第２サ
ィリスタ補助カソード電極であり、この外部第２サィリ
スタ補助カソ−ド電極１０‘ま外部第１サィリスタ補助
カソード電極８とによって、外部第２サィリスタゲート
電極９を挟むように、かつ外部第１サィリスタゲート電
極７と外部第１サィリス夕補助カソード電極８とを結ぶ
直線上にこれらの電極と並ぶように設けられる。

前記４〜６および前記７〜１川ま前記４〜６を相互に結
ぶ直線と前記７〜１０を相互に結ぶ直線とが互いに直角
をなすように配置される。

また、この外部第２サィリスタ補助カソード電極１０は
外部第２サィリスタゲート電極９とによって第２サィリ
ス夕３を点弧させるために設けられる。

従来の半導体構成ユニットは上述のように構成されてい
るので、以下に述べるような欠点があった。

すなわち、このような半導体構成ユニットは前述のよう
に、その収納容器１に樹脂等の絶縁体で作られており、
この半導体構成ユニットを実使用において、長期にわた
って高温多湿状態におかれた場合、または空気中のちり
やほこりが収納容器１に付着した場合に、この収納容器
１の上面部ｌａの表面での絶縁抵抗値が低下することが
いましぱある。

このような収納容器１の上面部ｌａにおける絶縁抵抗の
低下は、例えば阻止状態を保つ第２のサィリスタ３のア
ノードに接続された外部第２サイリスタアノード電極６
の正の電圧によりこの外部第２サィリスタァノード電極
６から外部第２サイリスタゲート電極９に数〆Ａ以上の
電流が流れ、この電流が第２のサィリスタ３のゲート・
カソード間に流れて、この第２のサィリスタ３を誤動作
させることがある。また、このような半導体構成ユニッ
トは外部第１サィリスタカソード電極５と外部第２サイ
リスタアノード電極６とを短絡し、つまり第１のサィリ
スタ２と第２のサィリスタ３とを逆並列に接続して使用
することがあるが、この場合も上述の場合と同様に、外
部第１サィリスタ補助カソード電極８の正の電圧により
、この外部第１サィリスタ補助カソード電極８から外部
第２サィリスタゲート電極９に数〆Ａ以上の電流が流れ
、この電流が第２のサィリスタ３のゲート・カソード間
に流れて、この第２のサィリスタ３も誤動作させること
がある。この発明は上謡従来の欠点を取除くためになさ
れたものであり、封止部材の内部と三端子半導体素子が
設けられ、前記封止部村から導出される外部第１電極が
、この外部第１電極との間に信号を印加することにより
前記三機子半導体素子を駆動するようにしてなる外部制
御電極との間に、前記外部第１電極との間に、主電流が
通電される外部第２電極を設けるようにし、前記封止部
材の表面へのほこり等の付着による誤動作を防止するこ
とができる半導体装置を提供するものである。

第３図はこの発明の−実施例になる半導体構成ユニット
の外観を示す斜視図、第４図は第３図の一実施例の二つ
のサィリスタの接続を示す回路図である。第３図と第４
図の符号は互いに対応するものである。

第３図において、１は内部に設けられた図示しない第１
、第２の二つのサィリスタを収納する樹脂等の絶縁体で
作られた収納容器であり、前記第１、第２のサィリスタ
が第４図に示すように、第１のサイリスタ１２のアノー
ドが第２のサイリスタ１３のカソ一日こ接続された状態
で収納される。

１４は収納容器１１の上面部に取付けられた第１の亀極
取付座１１ａに設けられると共に、第１のサィリスタ１
２のアノード‘こ接続される外部第１サィＩＪスタァノ
ード電極、１５は第１の亀極取付座１１ａに設けられる
とともに、第１のサィリスタ１２のカソード‘こ接続さ
れる外部第１サィリスタカソード電極、１６は第１の電
極取付座１１ａに設けられるとともに、第２のサィリス
タ１３のアノードに接続される外部第２サィリスタアノ
ード電極であり、この外部第２サィリスタアノード電極
１６は外部第１サィリスタアノード電極１４とによって
、外部第１サィリスタカソード電極１５を挟むように、
かつ外部第１サィリスタアノード電極１４と外部第１サ
ィリスタカソード電極１５とを結ぶ直線上に、これらの
電極と並ぶように設けられる。

１１ｂは収納容器１１の第１の亀極取付座１１ａが取付
けられる上面部とほゞ同一平面上であって、前記第１の
露極取付座１１ａから外部第１サィリスタアノード電極
１４と外部第１サィリスタカソード電極１５とを結ぶ直
線の方向に離隔した位置の両側に二つの第２の蚤極取付
座部１１０，１１ちが互いに対陣するように設けられた
第２の電極取付座であり、この第２の蟹極取付座１１０
，１１Ｑの間は凹形状をなし、この低部に半導体構成ユ
ニット取付用のネジ孔１１ｃが形成される。

１７は第２の蚤極取付座部１１０に設けられるとともに
、第１のサィリスタ１２のゲートに接続される外部第１
サィリスタゲート電極、１８は第２の露極取付座部Ｙ１
０に設けられるとともに、第１のサィリスタ１２のカソ
ードに接続される外部第１サィリスタ補助カソード電極
であり、この外部第１サィリスタ補助カソード電極１８
の第１の電極取付座１１ａと外部第１サィリスタゲート
電極１７との間に設けられる。

この外部第１サィリスタ補助カソード電極１８は外部第
１サィリスタゲート電極１７とによって第１のサィリス
タ１２を点弧させるために設けられる。１９は第２の蚤
極取付座部１１Ｑに設けられるとともに、第２のサィリ
スタ１３のゲートに接続される外部第２サィリスタゲー
ト電極２０は第２の亀極取付座１１＆に設けられるとと
もに、第２のサィリスタ１２のカソードに接続される外
部第２サィリスタ補助カソード電極であり、この外部第
２サィリスタ補助カソード電極２０‘ま第１の軍極取付
座１１ａと外部第２サィリスタゲート電極１９との間に
設けられる。

また、この外部第２サィリスタ補助カソード電極２０は
外部第２サィリスタゲート電極１９とによって第２のサ
ィリスタ１３を点弧させるために設けらる。１１ｄは収
納容器１１の第１の竜極取付座１１ａが取付けられる上
面部とほゞ同一平面上であって、前記第１の電極取付座
１１ａから外部第１サィリスタアノード電極１４と外部
第１サィＩＪスタカソード電極１５とを結ぶ直線を延ば
し、かつ前記第２の露極取付座１１ｂとは反対側に離隔
した位置の両側に二つの第３の鰭極取付座部１１ｄ，，
１１もが互いに対嶋するように設けられた第３の函極取
付座であり、この第３の竜極取付座部１１ｄ，，１１４
の間は凹形状をなし、この低部に半導体構成ユニット取
付用の図示しないネジ孔が形成される。

２１，２２は第３の電極取付座部１１ｄ，，１ １もの
それぞれに設けられ、第４図に示すように第１、第２の
サィリスタ１２，１３のアノード‘こそれぞれ接続され
た外部第１サイリスタ補助アノード電極および外部第２
のサィリスタ補助アノード電極である。

これらの補助アノード電極２１，２２は前述のように第
１、第２サィリスタ１２，１３を逆並列にして使用する
場合に、これらのサィリスタをサージから保護するため
のサージ吸収用のアブゾーバを容易に取付けることがで
きるように設けたものである。２３は第１、第２のサィ
リスタ１２，１３を図示しない絶縁板を介して支持する
とともに、収納容器１１をも戦暦する銅製の放熱板であ
る。

このように上記一実施例になる半導体構成ユニットは外
部第１サィリスタゲート電極１７または外部第２サィリ
スタゲート電極１９が外部第１サィリスタアノード電極
１４、外部第１サィリスタカソード電極１５および外部
第２サィリスタアノード電極１６を設けた第１の電極取
付座１１ａとによって、外部第１サィリスタ補助カソー
ド電極１８または外部第２サィリスタ補助カソード電極
２０を挟むように配置されるので、前記収納容器１１の
表面、とくに第１、第２の竜極取付座１１ａ，１１ｂの
表面にちり等が付着することにより、この部分の絶縁抵
抗が低下し、例えば外部第２サィリスタアノード電極１
６から第２サィリスタゲート電極１９に電流が流れよう
としても、この電流は外部第２サィリスタ補助カソード
電極２０に吸収され、前記従来の半導体構成ユニットの
ような収納容器の汚れによる誤動作は皆無となる。なお
、この発明は上記一実施例に限定されるものではなく、
三端子半導体素子としてトランジスタやトライアック等
を使用したものにも、また三端子半導体素子と、例えば
ダィオ−ドのような三端子半導体素子とによって構成さ
れたものにも、さらに三端子半導体素子１個のみを収納
容器に収納したものにもそれぞれ適用できる。

上記説明のようにこの発明は外部第１電極が外部制御電
極との間に外部第２電極を設けるようにしたので、封止
部材の表面のほこり等の付着等によって絶縁抵抗が低下
しても半導体装置が誤動作しないという優れた効果を有
する。

【図面の簡単な説明】

第１図は従来の半導体構成ユニットの外観を示す斜視図
、第２図は第１図の従釆の半導体構成ユニットの二つの
サイリスタの接続を示す回路図、第３図はこの発明の一
実施例になる半導体構成ユニットの外観を示す斜視図、
第４図は第３図の一実施例の二つのサィリスタの接続を
示す回路図である。 １１は収納容器、１２は第１のサィＩＪスタ、１３は第
２のサィリスタ、１４は第１サィリスタアノード電極、
１６は外部第２サィリスタアノード電極、１７は外部第
１サィリスタゲート電極、１８は外部第１サィリスタ補
助カソード電極、１９は外部第２サィリスタゲート電極
、２０は外部第２サィリスタ補助カソード電極である。 第１図第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. １ 封止部材と、この封止部材に封止された三端子半導
   体素子と、この三端子半導体素子に設けられた第１電極
   と、前記三端子半導体素子に設けられた前記第１電極と
   の間に信号を印加することにより前記三端子半導体素子
   を駆動するようにしてなる制御電極と、前記第１電極と
   の間に主電流が通電される第２電極と、前記第１電極に
   接続された前記封止部材から導出される外部第１電極と
   、前記制御電極に接続され前記封止部材から導出される
   外部制御電極と、前記第２電極に接続され前記封止部材
   から導出される外部第２電極とを備えたものにおいて前
   記外部第２電極と前記外部制御電極との間に前記外部第
   １電極を設けたことを特徴とする半導体装置。