JPH07167916A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH07167916A JPH07167916A JP3161236A JP16123691A JPH07167916A JP H07167916 A JPH07167916 A JP H07167916A JP 3161236 A JP3161236 A JP 3161236A JP 16123691 A JP16123691 A JP 16123691A JP H07167916 A JPH07167916 A JP H07167916A
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- JP
- Japan
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- circuit
- control memory
- lsi
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- control
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- 239000004065 semiconductor Substances 0.000 title abstract description 7
- 238000012360 testing method Methods 0.000 claims abstract description 35
- 238000013101 initial test Methods 0.000 claims abstract description 17
- 238000010998 test method Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 description 15
- 238000007796 conventional method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
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- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【構成】マイクロ命令語を複数個格納可能な制御メモリ
１と、制御メモリ１から読出したマイクロ命令語を保持
するマイクロ命令レジスタ２と、制御メモリ１に格納さ
れている初期試験ファームウェアの制御メモリの最終ア
ドレスを保持しているアドレスレジスタ４と、制御メモ
リ１のアドレス情報を保持しているアドレスカウンタ５
と、アドレスカウンタ５とアドレスレジスタ４の内容を
比較する比較回路６と、初期試験ファームウェアを動作
させるためにＬＳＩを制御する制御回路３と、外部から
ＬＳＩに供給される主クロック信号ＳＭＣに同期する副
クロック信号ＳＳＣを（１／ｎ）に分周した（１／ｎ）
分周クロック信号Ｓ８を出力するクロック（１／ｎ）分
周回路８と、外部から供給される主クロック信号ＳＭＣ
と（１／ｎ）分周クロック信号Ｓ８をテストモード信号
ＳＳＴに制御されて切替えるセレクタ９とを有してい
る。 【効果】実動作周波数に近い状態でＬＳＩを試験でき
る。また、回路増加に対応できる有効な試験方式を提供
できる。
１と、制御メモリ１から読出したマイクロ命令語を保持
するマイクロ命令レジスタ２と、制御メモリ１に格納さ
れている初期試験ファームウェアの制御メモリの最終ア
ドレスを保持しているアドレスレジスタ４と、制御メモ
リ１のアドレス情報を保持しているアドレスカウンタ５
と、アドレスカウンタ５とアドレスレジスタ４の内容を
比較する比較回路６と、初期試験ファームウェアを動作
させるためにＬＳＩを制御する制御回路３と、外部から
ＬＳＩに供給される主クロック信号ＳＭＣに同期する副
クロック信号ＳＳＣを（１／ｎ）に分周した（１／ｎ）
分周クロック信号Ｓ８を出力するクロック（１／ｎ）分
周回路８と、外部から供給される主クロック信号ＳＭＣ
と（１／ｎ）分周クロック信号Ｓ８をテストモード信号
ＳＳＴに制御されて切替えるセレクタ９とを有してい
る。 【効果】実動作周波数に近い状態でＬＳＩを試験でき
る。また、回路増加に対応できる有効な試験方式を提供
できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、ロジックテスタを使用して内部の論理回路の動作試
験する回路に関する。
し、ロジックテスタを使用して内部の論理回路の動作試
験する回路に関する。
【０００２】
【従来の技術】最近、半導体集積回路装置（以下ＬＳＩ
と略す）は回路の種類が多種多様となりしかもＬＳＩに
収納される回路数も増加される傾向にある。又、数年前
には収納される回路数は数万ゲートの規模であったが、
近い将来には数十万〜数百万ゲートの回路規模として実
用化される方向にある。
と略す）は回路の種類が多種多様となりしかもＬＳＩに
収納される回路数も増加される傾向にある。又、数年前
には収納される回路数は数万ゲートの規模であったが、
近い将来には数十万〜数百万ゲートの回路規模として実
用化される方向にある。
【０００３】ＬＳＩに収納される回路数の増加に伴な
い、ＬＳＩのチップサイズが大型化され、かつＬＳＩに
要求される動作性能が高くなっており動作周波数のスピ
ードがアップされている。
い、ＬＳＩのチップサイズが大型化され、かつＬＳＩに
要求される動作性能が高くなっており動作周波数のスピ
ードがアップされている。
【０００４】図４に示すようなブロックからなる従来の
ＬＳＩを試験する場合は、ＬＳＩの入力信号Ｓ１にデー
タセットされた情報を基に、外部のロジックテスタから
ＬＳＩのクロック端子Ｔ３に印加されるクロック信号Ｓ
３によりＬＳＩを起動し、その出力信号Ｓ２と期待値外
部の比較回路で比較して試験する。
ＬＳＩを試験する場合は、ＬＳＩの入力信号Ｓ１にデー
タセットされた情報を基に、外部のロジックテスタから
ＬＳＩのクロック端子Ｔ３に印加されるクロック信号Ｓ
３によりＬＳＩを起動し、その出力信号Ｓ２と期待値外
部の比較回路で比較して試験する。
【０００５】次にＬＳＩの動作をさらに詳しく説明す
る。入力データＳ１は入力バッファ１０に入力され、入
力バッファ１０の出力はデータ線１８を経由してＡＮＤ
回路，ＮＡＮＤ回路，ＯＲ回路等から構成される組合せ
回路及びレジスタ等から成る組合せ論理回路１２に送出
される。組合せ論理回路１２の出力信号はデータ線１９
を経由してＲＡＭ等から構成されるメモリ回路１３に入
力され、さらにメモリ回路１３の出力はデータ線２０を
経由して組合せ論理回路１２ａに送出される。組合せ論
理回路１２ａの出力信号はデータ線２１を経由して出力
バッファ１４に入力され、さらに出力バッファ１４の出
力信号は出力データＳ２としてＬＳＩの外部に出力され
る。
る。入力データＳ１は入力バッファ１０に入力され、入
力バッファ１０の出力はデータ線１８を経由してＡＮＤ
回路，ＮＡＮＤ回路，ＯＲ回路等から構成される組合せ
回路及びレジスタ等から成る組合せ論理回路１２に送出
される。組合せ論理回路１２の出力信号はデータ線１９
を経由してＲＡＭ等から構成されるメモリ回路１３に入
力され、さらにメモリ回路１３の出力はデータ線２０を
経由して組合せ論理回路１２ａに送出される。組合せ論
理回路１２ａの出力信号はデータ線２１を経由して出力
バッファ１４に入力され、さらに出力バッファ１４の出
力信号は出力データＳ２としてＬＳＩの外部に出力され
る。
【０００６】一方、メモリ回路１３を組合せ論理回路１
２と組合せ論理回路１２ａから切り離して、メモリ回路
１３を電気的に試験する場合はデータ線２２とデータ線
２３のパスが利用される。
２と組合せ論理回路１２ａから切り離して、メモリ回路
１３を電気的に試験する場合はデータ線２２とデータ線
２３のパスが利用される。
【０００７】
【発明が解決しようとする課題】この従来のＬＳＩの論
理特性を試験するのに、ＬＳＩの動作確認のために外部
のロジックテスタからＬＳＩに印加されるクロック信号
の周波数がＬＳＩの実動作周波数と比較して離れた状況
になりつつある。
理特性を試験するのに、ＬＳＩの動作確認のために外部
のロジックテスタからＬＳＩに印加されるクロック信号
の周波数がＬＳＩの実動作周波数と比較して離れた状況
になりつつある。
【０００８】例えばロジックテスタの動作周波数が数Ｍ
Ｈｚなのに、ＬＳＩの実動作周波数が２０〜１００ＭＨ
ｚとかけ離れている場合、ＬＳＩが実際に動作する高速
時の性能で試験できないという問題があった。
Ｈｚなのに、ＬＳＩの実動作周波数が２０〜１００ＭＨ
ｚとかけ離れている場合、ＬＳＩが実際に動作する高速
時の性能で試験できないという問題があった。
【０００９】又、ＬＳＩの回路規模の増加に伴なってＬ
ＳＩを試験するためのテストパターンのステップ数が増
える割には、ＬＳＩに収納されている回路すなわち論理
回路を有効的に活性化することが困難であった。
ＳＩを試験するためのテストパターンのステップ数が増
える割には、ＬＳＩに収納されている回路すなわち論理
回路を有効的に活性化することが困難であった。
【００１０】論理回路の回路構成（ＡＬＵ，ＲＡＭ，Ｒ
ＯＭおよびフリップフロップ等）に応じ各回路の全ての
動作を想定して各回路を動作させた場合に、テストパタ
ーンよりも特定の回路が故障した際に、その故障を検出
できる割合を故障検出率という。
ＯＭおよびフリップフロップ等）に応じ各回路の全ての
動作を想定して各回路を動作させた場合に、テストパタ
ーンよりも特定の回路が故障した際に、その故障を検出
できる割合を故障検出率という。
【００１１】すなわち従来方式では、ＬＳＩの回路規模
の増加に対応した有効的なテストパターンの形成が困難
であり、膨大なテストターンを形成しても故障検出率が
上昇しないという問題点があった。
の増加に対応した有効的なテストパターンの形成が困難
であり、膨大なテストターンを形成しても故障検出率が
上昇しないという問題点があった。
【００１２】さらに従来はＬＳＩを多数搭載した装置を
検査した装置検査のレベルがまさについ最近のＬＳＩの
電気的試験に匹敵するレベルに達しつつあり、これらの
問題はますます大きくなってきた。
検査した装置検査のレベルがまさについ最近のＬＳＩの
電気的試験に匹敵するレベルに達しつつあり、これらの
問題はますます大きくなってきた。
【００１３】
【課題を解決するための手段】本発明の半導体集積回路
装置は、マイクロ命令語を複数個格納可能な制御メモリ
と、該制御メモリから読出した前記マイクロ命令語を保
持するマイクロ命令レジスタと、前記制御メモリに格納
されている初期試験ファームウェアの制御メモリの最終
アドレスを保持しているアドレスレジスタと、前記制御
メモリのアドレス情報を保持しているアドレスカウンタ
と、該アドレスカウンタおよび前記アドレスレジスタの
内容を比較する比較回路と、前記初期試験ファームウェ
アを動作させるために制御する制御回路と、外部からＬ
ＳＩに供給されるクロック信号を基準に前記クロック信
号を（１／ｎ）に分周するクロック（１／ｎ）分周回路
と、前記クロック信号と前記クロック（１／ｎ）分周回
路の出力信号をテストモード信号に制御されて切替える
セレクタとを備えて構成されている。
装置は、マイクロ命令語を複数個格納可能な制御メモリ
と、該制御メモリから読出した前記マイクロ命令語を保
持するマイクロ命令レジスタと、前記制御メモリに格納
されている初期試験ファームウェアの制御メモリの最終
アドレスを保持しているアドレスレジスタと、前記制御
メモリのアドレス情報を保持しているアドレスカウンタ
と、該アドレスカウンタおよび前記アドレスレジスタの
内容を比較する比較回路と、前記初期試験ファームウェ
アを動作させるために制御する制御回路と、外部からＬ
ＳＩに供給されるクロック信号を基準に前記クロック信
号を（１／ｎ）に分周するクロック（１／ｎ）分周回路
と、前記クロック信号と前記クロック（１／ｎ）分周回
路の出力信号をテストモード信号に制御されて切替える
セレクタとを備えて構成されている。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例のブロック図であ
る。半導体集積回路装置は、マイクロ命令語を複数個格
納可能な制御メモリ１と、制御メモリ１から読出したマ
イクロ命令語を保持するマイクロ命令レジスタ２と、制
御メモリ１に格納されている初期試験ファームウェアの
制御メモリの最終アドレスを保持しているアドレスレジ
スタ４と、制御メモリ１のアドレス情報を保持している
アドレスカウンタ５と、アドレスカウンタ５とアドレス
レジスタ４の内容を比較する比較回路６と、初期試験フ
ァームウェアを動作させるためにＬＳＩを制御する制御
回路３と、外部からＬＳＩに供給される主クロック信号
ＳＭＣに同期する副クロック信号ＳＳＣを（１／ｎ）に
分周した（１／ｎ）分周クロック信号Ｓ８を出力するク
ロック（１／ｎ）分周回路８と、外部から供給される主
クロック信号ＳＭＣと（１／ｎ）分周クロック信号Ｓ８
をテストモード信号ＳＳＴに制御されて切替えるセレク
タ９とを有している。
説明する。図１は本発明の一実施例のブロック図であ
る。半導体集積回路装置は、マイクロ命令語を複数個格
納可能な制御メモリ１と、制御メモリ１から読出したマ
イクロ命令語を保持するマイクロ命令レジスタ２と、制
御メモリ１に格納されている初期試験ファームウェアの
制御メモリの最終アドレスを保持しているアドレスレジ
スタ４と、制御メモリ１のアドレス情報を保持している
アドレスカウンタ５と、アドレスカウンタ５とアドレス
レジスタ４の内容を比較する比較回路６と、初期試験フ
ァームウェアを動作させるためにＬＳＩを制御する制御
回路３と、外部からＬＳＩに供給される主クロック信号
ＳＭＣに同期する副クロック信号ＳＳＣを（１／ｎ）に
分周した（１／ｎ）分周クロック信号Ｓ８を出力するク
ロック（１／ｎ）分周回路８と、外部から供給される主
クロック信号ＳＭＣと（１／ｎ）分周クロック信号Ｓ８
をテストモード信号ＳＳＴに制御されて切替えるセレク
タ９とを有している。
【００１５】図２は図１のブロックを用いてＬＳＩを電
気的に試験する際のフロー図である。はじめに、テスト
モード入力端子ＴＳＴテストモード信号ＳＳＴを“０”
に設定したことにより、ロジックテスタから主クロック
信号ＳＭＣが供給されるようにセレクタ９のパスが選択
される。
気的に試験する際のフロー図である。はじめに、テスト
モード入力端子ＴＳＴテストモード信号ＳＳＴを“０”
に設定したことにより、ロジックテスタから主クロック
信号ＳＭＣが供給されるようにセレクタ９のパスが選択
される。
【００１６】次に、入力信号の主クロック信号ＳＭＣに
基づき制御回路３が入力信号ＳＩＮを経由して所望の初
期試験ファームウェアのマイクロ命令語をマイクロ命令
レジスタ２にシリアル・パラレル変換により格納するべ
く制御を開始する。
基づき制御回路３が入力信号ＳＩＮを経由して所望の初
期試験ファームウェアのマイクロ命令語をマイクロ命令
レジスタ２にシリアル・パラレル変換により格納するべ
く制御を開始する。
【００１７】マイクロ命令レジスタ２が入力信号ＳＩＮ
からのデータで満杯になり次第，順次マイクロ命令レジ
スタ２から制御メモリ１へ書込む動作の一連の制御を制
御回路３が実施する。
からのデータで満杯になり次第，順次マイクロ命令レジ
スタ２から制御メモリ１へ書込む動作の一連の制御を制
御回路３が実施する。
【００１８】所望の初期試験ファームウェアが制御メモ
リ１に格納されると、次に制御メモリ１に格納されてい
る初期試験ファームウェアの制御メモリ１の最終アドレ
スを保持しているアドレスレジスタ４に制御回路３がそ
の最終アドレスをセットする。
リ１に格納されると、次に制御メモリ１に格納されてい
る初期試験ファームウェアの制御メモリ１の最終アドレ
スを保持しているアドレスレジスタ４に制御回路３がそ
の最終アドレスをセットする。
【００１９】続いて、テストモード信号ＳＳＴを“１”
に設定することにより、クロック（１／ｎ）分周回路８
の出力である（１／ｎ）クロック信号Ｓ８が出力信号Ｓ
９として供給されるようにセレクタ９のパスが選択され
る。
に設定することにより、クロック（１／ｎ）分周回路８
の出力である（１／ｎ）クロック信号Ｓ８が出力信号Ｓ
９として供給されるようにセレクタ９のパスが選択され
る。
【００２０】制御回路３が被試験回路７を試験すべく、
図３に示す主クロック信号ＳＭＣのクロック周期Ｔの
（１／２）のクロック周期をＴ１を有する副クロック信
号ＳＳＣを基準に（１／５）に分周するクロック（１／
ｎ）分周回路８を作動させ、分周後の（１／ｎ）クロッ
ク信号Ｓ８に基づくＬＳＩの実動作周波数での試験が開
始される。
図３に示す主クロック信号ＳＭＣのクロック周期Ｔの
（１／２）のクロック周期をＴ１を有する副クロック信
号ＳＳＣを基準に（１／５）に分周するクロック（１／
ｎ）分周回路８を作動させ、分周後の（１／ｎ）クロッ
ク信号Ｓ８に基づくＬＳＩの実動作周波数での試験が開
始される。
【００２１】制御メモリ１に格納されているマイクロ命
令語が読出され制御回路３の中の命令デコーダ等により
解読された初期試験ファームウェアが被試験回路７に何
らかのエラーが検出されるか、又は正常終了されるまで
実行される。
令語が読出され制御回路３の中の命令デコーダ等により
解読された初期試験ファームウェアが被試験回路７に何
らかのエラーが検出されるか、又は正常終了されるまで
実行される。
【００２２】初期試験ファームウェアの制御メモリ１で
の最終アドレスを保持しているアドレスレジスタ４と制
御メモリ１のアドレス情報を保持しているアドレスカウ
ンタ５の内容を比較する比較回路６の出力が“１”すな
わち、初期試験ファームウェアの最終ステップであるこ
とを示す情報と、初期試験ファームウェアが正常終了さ
れた情報の一致により制御回路３の出力信号ＥＮＤが
“１”にセットされる。
の最終アドレスを保持しているアドレスレジスタ４と制
御メモリ１のアドレス情報を保持しているアドレスカウ
ンタ５の内容を比較する比較回路６の出力が“１”すな
わち、初期試験ファームウェアの最終ステップであるこ
とを示す情報と、初期試験ファームウェアが正常終了さ
れた情報の一致により制御回路３の出力信号ＥＮＤが
“１”にセットされる。
【００２３】次にテスタの方で、ＬＳＩの出力信号のＥ
ＮＤが“１”にセットされたのを検出し、ＬＳＩのテス
トモード信号ＳＳＴを“０”に設定された状態、すわち
従来方式である前もってＬＳＩの論理回路を有効的に活
性化するようにシミュレーションされたＬＳＩのテスト
モード信号ＳＳＴに特定の値（“０”又は“１”）を設
定して試験する方式と、スキャンパス方式を並用した電
気的試験方法に移行することになる。
ＮＤが“１”にセットされたのを検出し、ＬＳＩのテス
トモード信号ＳＳＴを“０”に設定された状態、すわち
従来方式である前もってＬＳＩの論理回路を有効的に活
性化するようにシミュレーションされたＬＳＩのテスト
モード信号ＳＳＴに特定の値（“０”又は“１”）を設
定して試験する方式と、スキャンパス方式を並用した電
気的試験方法に移行することになる。
【００２４】本実施例では制御メモリ１をＲＡＭで構成
したが、読出専用メモリＲＯＭで構成しても前述の予め
初期試験ファームウェアを格納したおくことで本実施例
と同様の効果が得られる。
したが、読出専用メモリＲＯＭで構成しても前述の予め
初期試験ファームウェアを格納したおくことで本実施例
と同様の効果が得られる。
【００２５】
【発明の効果】以上説明したように本発明は、従来実施
していたＬＳＩの試験方式だけでなく、ＬＳＩ内部に内
蔵したクロック（１／ｎ）分周回路を作動させ、さらに
初期試験ファームウェアを起動する電気的試験方式を採
用したので、今後のＬＳＩに収納される回路増加に対応
できる有効な試験方式を提供できるという効果を有す
る。
していたＬＳＩの試験方式だけでなく、ＬＳＩ内部に内
蔵したクロック（１／ｎ）分周回路を作動させ、さらに
初期試験ファームウェアを起動する電気的試験方式を採
用したので、今後のＬＳＩに収納される回路増加に対応
できる有効な試験方式を提供できるという効果を有す
る。
【００２６】又、本発明によって実動作周波数に近い状
態でＬＳＩを試験できる効果もある。
態でＬＳＩを試験できる効果もある。
【図１】本発明の一実施例のブロック図である。
【図２】図１のブロックを用いたＬＳＩの試験フロー図
である。
である。
【図３】図１のブロックの動作を説明するためのクロッ
ク信号のタイムチャートである。
ク信号のタイムチャートである。
【図４】従来の半導体集積回路装置の一例のブロック図
である。
である。
１ 制御メモリ ２ マイクロ命令レジスタ ３ 制御回路 ４ アドレスレジスタ ５ アドレスカウンタ ６ 比較回路 ７ 被試験回路 ８ クロック（１／ｎ）分周回路 ９ セレクタ ＳＭＣ 主クロック信号 ＳＳＣ 副クロック信号 Ｓ８ （１／ｎ）分周クロック信号 ＳＳＴ テストモード信号 ＳＩＮ 入力信号 ＥＮＤ 出力信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年９月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】図４に示すようなブロックからなる従来の
ＬＳＩを試験する場合は、ＬＳＩの入力信号Ｓ１にデー
タセットされた情報を基に、外部のロジックテスタから
ＬＳＩのクロック端子Ｔ３に印加されるクロック信号Ｓ
３によりＬＳＩを起動し、その出力信号Ｓ２と期待値を
外部の比較回路で比較して試験する。
ＬＳＩを試験する場合は、ＬＳＩの入力信号Ｓ１にデー
タセットされた情報を基に、外部のロジックテスタから
ＬＳＩのクロック端子Ｔ３に印加されるクロック信号Ｓ
３によりＬＳＩを起動し、その出力信号Ｓ２と期待値を
外部の比較回路で比較して試験する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】論理回路の回路構成（ＡＬＵ，ＲＡＭ，Ｒ
ＯＭおよびフリップフロップ等）に応じ各回路の全ての
動作を想定して各回路を動作させた場合に、テストパタ
ーンにより特定の回路が故障した際に、その故障を検出
できる割合を故障検出率という。
ＯＭおよびフリップフロップ等）に応じ各回路の全ての
動作を想定して各回路を動作させた場合に、テストパタ
ーンにより特定の回路が故障した際に、その故障を検出
できる割合を故障検出率という。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】すなわち従来方式では、ＬＳＩの回路規模
の増加に対応した有効的なテストパターンの形成が困難
であり、膨大なテストパターンを形成しても故障検出率
が上昇しないという問題点があった。
の増加に対応した有効的なテストパターンの形成が困難
であり、膨大なテストパターンを形成しても故障検出率
が上昇しないという問題点があった。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】次にテスタの方で、ＬＳＩの出力信号のＥ
ＮＤが“１”にセットされたのを検出し、ＬＳＩのテス
トモード信号ＳＳＴを“０”に設定された状態、すわち
従来方式である前もってＬＳＩの論理回路を有効的に活
性化するようにシミュレーションされたＬＳＩの入力デ
ータに特定の値（“０”又は“１”）を設定して試験す
る方式と、スキャンパス方式を並用した電気的試験方法
に移行することになる。
ＮＤが“１”にセットされたのを検出し、ＬＳＩのテス
トモード信号ＳＳＴを“０”に設定された状態、すわち
従来方式である前もってＬＳＩの論理回路を有効的に活
性化するようにシミュレーションされたＬＳＩの入力デ
ータに特定の値（“０”又は“１”）を設定して試験す
る方式と、スキャンパス方式を並用した電気的試験方法
に移行することになる。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 Ｂ 8839−5Ｊ
Claims (1)
- 【請求項１】 マイクロ命令語を複数個格納可能な制御
メモリと、該制御メモリから読出したマイクロ命令語を
保持または前記制御メモリへ書込むマイクロ命令語を保
持するマイクロ命令レジスタと、前記制御メモリに格納
されている初期試験ファームウェアの制御メモリの最終
アドレスを保持しているアドレスレジスタと、前記制御
メモリのアドレス情報を保持しているアドレスカウンタ
と、該アドレスカウンタと前記アドレスレジスタの内容
を比較する比較回路と、前記初期試験ファームウェアを
動作させるために制御する制御回路と、外部から供給さ
れるクロック信号を基準にクロック信号を（１／ｎ）に
分周するクロック（１／ｎ）分周回路と、供給され前記
クロック信号と前記クロック（１／ｎ）分周回路の出力
信号を外部から印加されるテストモード信号によって切
替えるセレクタとを有することを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161236A JPH07167916A (ja) | 1991-07-02 | 1991-07-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161236A JPH07167916A (ja) | 1991-07-02 | 1991-07-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07167916A true JPH07167916A (ja) | 1995-07-04 |
Family
ID=15731228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3161236A Withdrawn JPH07167916A (ja) | 1991-07-02 | 1991-07-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07167916A (ja) |
-
1991
- 1991-07-02 JP JP3161236A patent/JPH07167916A/ja not_active Withdrawn
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