JPH0478016B2 - - Google Patents
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- Publication number
- JPH0478016B2 JPH0478016B2 JP59092015A JP9201584A JPH0478016B2 JP H0478016 B2 JPH0478016 B2 JP H0478016B2 JP 59092015 A JP59092015 A JP 59092015A JP 9201584 A JP9201584 A JP 9201584A JP H0478016 B2 JPH0478016 B2 JP H0478016B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- transistor element
- collector
- base
- diode element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
(イ) 産業上の利用分野
本発明は集積回路における静電破壊を防止する
半導体集積回路装置に関する。 (ロ) 従来技術 半導体基板１内に少なくとも一つのトランジス
タ素子２を備え、トランジスタ素子２のベースお
よびコレクタを夫々パツド３を介して外部のリー
ド端子４に接続した半導体集積回路装置がある。
この半導体集積回路装置の静電破壊を防止する方
法として、第１図に示すように、パツド３とベー
スおよびコレクタとの間に抵抗体５を直列に接続
して、浮遊容量と抵抗の時定数により、サージ電
圧の波形を滑らかにし、急激なサージ電圧がトラ
ンジスタ素子に入らないようにする方法がある。
しかしながらこの方法においては、接続する抵抗
体５の抵抗値が数十から数百オームでは完全な対
策とはいえず、抵抗値が数キロオーム以上必要で
ある。ところが、回路上この位置に数キロオーム
以上の抵抗体５を設けるとパターン面積が大きく
なるばかりか通常の入力信号の場合に抵抗体５に
よつて、減衰が生じるためトランジスタの動作点
がずれたり、回路定数が変化するなど回路上支障
をきたし、好ましくない。また、抵抗体５をＮ型
半導体領域に形成したＰ型領域で構成した場合、
Ｎ型半導体領域とＰ型領域との間のPN接合に順
方向にサージ電圧加わるときは破壊はしないが、
逆方向に大きいサージ電圧が加わつたとき、PN
接合の耐圧以上の電圧であれば、抵抗体自体が破
壊してしまう。そこで、半導体基板に擬似的に順
方向動作するトランジスタ構造の素子を被保護回
路の入力端子と並列に接続し、順逆いずれの方向
のサージ電圧が入つても、上記素子が破壊するこ
となくトランジスタとして動作させてサージ電圧
を吸収するように構成した静電破壊防止素子があ
る（特公昭53−21838号公報に詳しい。）。しかし
ながら、この素子においては、通常の場合におい
ても、入力信号がＮ型ドーブ層内を経て回路の入
力側に送られるように構成されているため、ドー
ブ層の内部抵抗により電圧降下が生じ、前述した
ような問題がある。 また、別の方法としては、外部のリード端子４
と接続されるトランジスタ素子２のサイズを大き
くして、PN接合面積を大きくする方法がある。
すなわち、PN接合の耐圧を大きくとり、サージ
電圧による破壊を防止する方法である。 しかしながら、このトランジスタ素子とVBEの
立上りの比をとつているトランジスタ素子が複数
個ある場合には、それらトランジスタ素子もすべ
て同じようにサイズを大きくしなければならずパ
ターン面積が大きくなり、パターン設計上不利で
ある。 (ハ) 発明の目的 本発明は上述した難点を解消すべくなされたみ
ので、通常の回路動作に影響を与えずに静電破壊
を防止することを目的とする。 (ニ) 発明の構成 本発明はNPN型トランジスタ素子のベースお
よびコレクタを夫々外部端子に接続した半導体集
積回路装置において、前記トランジスタのコレク
タ領域およびベース領域と夫々同様に形成したＮ
型の第１領域およびＰ型の第２領域とからなるダ
イオード素子を、前記トランジスタ素子と電気的
に分離して半導体基板内に設けると共に、前記第
１領域をコレクタ領域に接続し且つ前記第２領域
をベース領域に接続して、前記トランジスタ素子
のベース−コレクタ間にダイオード素子を接続す
ることにより、前記外部端子間にサージ電圧が加
わつた場合に、前記トランジスタ素子とダイオー
ド素子とが相互してサージ電圧を吸収するように
した半導体集積回路装置である。 (ホ) 実施例 以下本発明の一実施例を第２図ないし第４図に
従い説明する。第２図は本発明による半導体集積
回路装置の構成を示す平面図、第３図は本発明の
要部を示す平面図、第４図は第３図の−線断
面図である。 本発明による半導体集積回路装置は第２図に示
すように、半導体基板１０内に例えば差動増幅回
路の入力トランジスタとして用いるNPN型トラ
ンジスタ素子１１を設ける。このトランジスタ素
子１１のベースおよびコレクタが夫々パツド１２
を介して外部のリード端子１３に接続される。ト
ランジスタ素子１１のコレクタ領域およびベース
領域と夫々同様に形成したＮ型の第１領域および
Ｐ型の第２領域とからなるＣ−Ｂ接合ダイオード
１４がトランジスタ素子１１と電気的に分離して
半導体基板１０内に設けられる。そしてダイオー
ド素子１４の第１領域をトランジスタ素子１１の
コレクタ領域に接続すると共にダイオード素子１
４の第２領域をトランジスタ素子１１のベース領
域に接続して、トランジスタ素子１１のベース−
コレクタ間にダイオード素子１４が接続される。 つぎに本発明の実施例を第３図および第４図を
参照して詳しく説明する。Ｐ型のシリコン半導体
基板２０上にN-型のエピタキシヤル層２１かせ
形成され、このエピタキシヤル層２１をP+型の
分離領域２２で島状に分離して島領域２３，２４
が形成される。そして、各島領域２３，２４の底
面には、N+型埋め込み層２５，２５が設けられ
ており、島領域２３はNPN型トランジスタ素子
のコレクタ領域２３ａに、島領域２４はダイオー
ド素子の第１領域２４ａとなる。島領域２３の表
面にベース拡散によりＰ型のベース領域２６を形
成すると共に、島領域２４の表面に同じくベース
拡散によりＰ型の第２領域２７が形成される。更
に、ベース領域２６の表面にはエミツタ拡散によ
りN+型のエミツタ領域２８が形成される。この
とき、コレクタ領域２３ａおよび第１領域２４ａ
に夫々N+型のコンタクト領域２９，３０が形成
される。そして、エピタキシヤル層２１表面には
酸化シリコンなどからなる保護膜３１が形成され
る。また、保護膜３１には各領域に通じるコンタ
クトホール３２が形成され、このコンタクトホー
ル３２を介して各領域とオーミツクコンタクトす
るアルミニウムなどからなる電極３３が保護膜３
１上に配設される。 このように、島領域２３にNPN型トランジス
タ素子１１、島領域２４にＣ−Ｂ接合のダイオー
ド素子１４が形成される。そして、ダイオード素
子１４の第１領域２４ａのコンタクト領域３０と
オーミツクコンタクトした第１電極３３ａと
NPN型トランジスタ素子１１のコレクタ領域２
３ａのコンタクト領域２９とオーミツクコンタク
トしたコレクタ電極３３ｃとが接続される。ま
た、第２領域２７とオーミツクコンタクトした第
２電極３３ｂとベース領域２６とオーミツクコン
タクトしたベース電極３３ｄとが接続される。そ
して、コレクタ電極３３ｃおよびベース電極３３
ｄはパツド１２，１２に夫々接続され、このパツ
ド１２，１２にボンデイングワイヤ３５にて、外
部のリード端子１３，１３が接続される。すなわ
ち、トランジスタ素子１１のベース・コレクタ間
にダイオード素子１４を逆方向に接続することに
より、第２図に示すように外部端子とトランジス
タ素子１１の入力側にダイオード素子１４が接続
される。 尚、３３ｅはエミツタ電極、第３図の斜線部は
オーミツクコンタクトを示す。 さて、本発明は、通常の場合、入力信号は外部
のリード端子１３からパツド１２を経て、トラン
ジスタ素子１４へ送られる。すなわち、ダイオー
ド素子１４は逆方向に接続されているのでダイオ
ード素子１４へは入力信号は流れない。従つて、
回路動作に何ら影響を及ばさない。 ところで、サージ電圧が外部端子に加わつた場
合はダイオード素子１４とトランジスタ素子１１
とでサージ電圧を夫々分担し、ダイオード素子１
４とトランジスタ素子１１とが相互してサージ電
圧を吸収する。従つて、従来ダイオード素子だけ
でサージ電圧を吸収させるのと違つて、トランジ
スタ素子１１とダイオード素子１４とが相互にサ
ージ電圧を吸収することにより、コレクタ−ベー
ス接合面積が実質的に大きくなり、逆方向電圧の
耐圧が上昇し、素子の破壊を防止することができ
るものである。 そして、NPN型トランジスタ素子１１とダイ
オード素子１４はコレクタとベースの接合が同一
の接合面積で静電破壊耐量が同じレベルの素子を
用いて、そのサイズが大きい方が望ましい。これ
は一方の素子が静電破壊耐量が他方に比べて小さ
い場合には、その素子が破壊してしまうからで、
双方同一レベルのものであると、理論的には静電
破壊に対して、接合面積が２倍になるので、破壊
耐量も倍になる。 つぎに、トランジスタ素子としてそのＣ−Ｂ接
合面積が331μm2のいわゆる最少サイズのNPN型
トランジスタ素子を用いそのベース−コレクタ間
にＣ−Ｂ接合面積が331μm2のダイオード素子を
逆方向に接続した本発明による半導体集積回路装
置の外部端子に第５図に示す装置を用いてサージ
電圧を付与し、それぞれの破壊電圧を測定した。
測定は電源４０からコンデンサ４１に充電してお
き、スイツチ４２を切替えることにより、サージ
電圧を測定する半導体装置４３に加え、加える電
源電圧を変化させて、その破壊する電圧を測定し
た。その結果を第１表に示す。表において(A)はト
ランジスタ素子およびダイオード素子を夫々単独
で測定した場合の破壊電圧、(B)は本発明による装
置の破壊電圧を示す。
半導体集積回路装置に関する。 (ロ) 従来技術 半導体基板１内に少なくとも一つのトランジス
タ素子２を備え、トランジスタ素子２のベースお
よびコレクタを夫々パツド３を介して外部のリー
ド端子４に接続した半導体集積回路装置がある。
この半導体集積回路装置の静電破壊を防止する方
法として、第１図に示すように、パツド３とベー
スおよびコレクタとの間に抵抗体５を直列に接続
して、浮遊容量と抵抗の時定数により、サージ電
圧の波形を滑らかにし、急激なサージ電圧がトラ
ンジスタ素子に入らないようにする方法がある。
しかしながらこの方法においては、接続する抵抗
体５の抵抗値が数十から数百オームでは完全な対
策とはいえず、抵抗値が数キロオーム以上必要で
ある。ところが、回路上この位置に数キロオーム
以上の抵抗体５を設けるとパターン面積が大きく
なるばかりか通常の入力信号の場合に抵抗体５に
よつて、減衰が生じるためトランジスタの動作点
がずれたり、回路定数が変化するなど回路上支障
をきたし、好ましくない。また、抵抗体５をＮ型
半導体領域に形成したＰ型領域で構成した場合、
Ｎ型半導体領域とＰ型領域との間のPN接合に順
方向にサージ電圧加わるときは破壊はしないが、
逆方向に大きいサージ電圧が加わつたとき、PN
接合の耐圧以上の電圧であれば、抵抗体自体が破
壊してしまう。そこで、半導体基板に擬似的に順
方向動作するトランジスタ構造の素子を被保護回
路の入力端子と並列に接続し、順逆いずれの方向
のサージ電圧が入つても、上記素子が破壊するこ
となくトランジスタとして動作させてサージ電圧
を吸収するように構成した静電破壊防止素子があ
る（特公昭53−21838号公報に詳しい。）。しかし
ながら、この素子においては、通常の場合におい
ても、入力信号がＮ型ドーブ層内を経て回路の入
力側に送られるように構成されているため、ドー
ブ層の内部抵抗により電圧降下が生じ、前述した
ような問題がある。 また、別の方法としては、外部のリード端子４
と接続されるトランジスタ素子２のサイズを大き
くして、PN接合面積を大きくする方法がある。
すなわち、PN接合の耐圧を大きくとり、サージ
電圧による破壊を防止する方法である。 しかしながら、このトランジスタ素子とVBEの
立上りの比をとつているトランジスタ素子が複数
個ある場合には、それらトランジスタ素子もすべ
て同じようにサイズを大きくしなければならずパ
ターン面積が大きくなり、パターン設計上不利で
ある。 (ハ) 発明の目的 本発明は上述した難点を解消すべくなされたみ
ので、通常の回路動作に影響を与えずに静電破壊
を防止することを目的とする。 (ニ) 発明の構成 本発明はNPN型トランジスタ素子のベースお
よびコレクタを夫々外部端子に接続した半導体集
積回路装置において、前記トランジスタのコレク
タ領域およびベース領域と夫々同様に形成したＮ
型の第１領域およびＰ型の第２領域とからなるダ
イオード素子を、前記トランジスタ素子と電気的
に分離して半導体基板内に設けると共に、前記第
１領域をコレクタ領域に接続し且つ前記第２領域
をベース領域に接続して、前記トランジスタ素子
のベース−コレクタ間にダイオード素子を接続す
ることにより、前記外部端子間にサージ電圧が加
わつた場合に、前記トランジスタ素子とダイオー
ド素子とが相互してサージ電圧を吸収するように
した半導体集積回路装置である。 (ホ) 実施例 以下本発明の一実施例を第２図ないし第４図に
従い説明する。第２図は本発明による半導体集積
回路装置の構成を示す平面図、第３図は本発明の
要部を示す平面図、第４図は第３図の−線断
面図である。 本発明による半導体集積回路装置は第２図に示
すように、半導体基板１０内に例えば差動増幅回
路の入力トランジスタとして用いるNPN型トラ
ンジスタ素子１１を設ける。このトランジスタ素
子１１のベースおよびコレクタが夫々パツド１２
を介して外部のリード端子１３に接続される。ト
ランジスタ素子１１のコレクタ領域およびベース
領域と夫々同様に形成したＮ型の第１領域および
Ｐ型の第２領域とからなるＣ−Ｂ接合ダイオード
１４がトランジスタ素子１１と電気的に分離して
半導体基板１０内に設けられる。そしてダイオー
ド素子１４の第１領域をトランジスタ素子１１の
コレクタ領域に接続すると共にダイオード素子１
４の第２領域をトランジスタ素子１１のベース領
域に接続して、トランジスタ素子１１のベース−
コレクタ間にダイオード素子１４が接続される。 つぎに本発明の実施例を第３図および第４図を
参照して詳しく説明する。Ｐ型のシリコン半導体
基板２０上にN-型のエピタキシヤル層２１かせ
形成され、このエピタキシヤル層２１をP+型の
分離領域２２で島状に分離して島領域２３，２４
が形成される。そして、各島領域２３，２４の底
面には、N+型埋め込み層２５，２５が設けられ
ており、島領域２３はNPN型トランジスタ素子
のコレクタ領域２３ａに、島領域２４はダイオー
ド素子の第１領域２４ａとなる。島領域２３の表
面にベース拡散によりＰ型のベース領域２６を形
成すると共に、島領域２４の表面に同じくベース
拡散によりＰ型の第２領域２７が形成される。更
に、ベース領域２６の表面にはエミツタ拡散によ
りN+型のエミツタ領域２８が形成される。この
とき、コレクタ領域２３ａおよび第１領域２４ａ
に夫々N+型のコンタクト領域２９，３０が形成
される。そして、エピタキシヤル層２１表面には
酸化シリコンなどからなる保護膜３１が形成され
る。また、保護膜３１には各領域に通じるコンタ
クトホール３２が形成され、このコンタクトホー
ル３２を介して各領域とオーミツクコンタクトす
るアルミニウムなどからなる電極３３が保護膜３
１上に配設される。 このように、島領域２３にNPN型トランジス
タ素子１１、島領域２４にＣ−Ｂ接合のダイオー
ド素子１４が形成される。そして、ダイオード素
子１４の第１領域２４ａのコンタクト領域３０と
オーミツクコンタクトした第１電極３３ａと
NPN型トランジスタ素子１１のコレクタ領域２
３ａのコンタクト領域２９とオーミツクコンタク
トしたコレクタ電極３３ｃとが接続される。ま
た、第２領域２７とオーミツクコンタクトした第
２電極３３ｂとベース領域２６とオーミツクコン
タクトしたベース電極３３ｄとが接続される。そ
して、コレクタ電極３３ｃおよびベース電極３３
ｄはパツド１２，１２に夫々接続され、このパツ
ド１２，１２にボンデイングワイヤ３５にて、外
部のリード端子１３，１３が接続される。すなわ
ち、トランジスタ素子１１のベース・コレクタ間
にダイオード素子１４を逆方向に接続することに
より、第２図に示すように外部端子とトランジス
タ素子１１の入力側にダイオード素子１４が接続
される。 尚、３３ｅはエミツタ電極、第３図の斜線部は
オーミツクコンタクトを示す。 さて、本発明は、通常の場合、入力信号は外部
のリード端子１３からパツド１２を経て、トラン
ジスタ素子１４へ送られる。すなわち、ダイオー
ド素子１４は逆方向に接続されているのでダイオ
ード素子１４へは入力信号は流れない。従つて、
回路動作に何ら影響を及ばさない。 ところで、サージ電圧が外部端子に加わつた場
合はダイオード素子１４とトランジスタ素子１１
とでサージ電圧を夫々分担し、ダイオード素子１
４とトランジスタ素子１１とが相互してサージ電
圧を吸収する。従つて、従来ダイオード素子だけ
でサージ電圧を吸収させるのと違つて、トランジ
スタ素子１１とダイオード素子１４とが相互にサ
ージ電圧を吸収することにより、コレクタ−ベー
ス接合面積が実質的に大きくなり、逆方向電圧の
耐圧が上昇し、素子の破壊を防止することができ
るものである。 そして、NPN型トランジスタ素子１１とダイ
オード素子１４はコレクタとベースの接合が同一
の接合面積で静電破壊耐量が同じレベルの素子を
用いて、そのサイズが大きい方が望ましい。これ
は一方の素子が静電破壊耐量が他方に比べて小さ
い場合には、その素子が破壊してしまうからで、
双方同一レベルのものであると、理論的には静電
破壊に対して、接合面積が２倍になるので、破壊
耐量も倍になる。 つぎに、トランジスタ素子としてそのＣ−Ｂ接
合面積が331μm2のいわゆる最少サイズのNPN型
トランジスタ素子を用いそのベース−コレクタ間
にＣ−Ｂ接合面積が331μm2のダイオード素子を
逆方向に接続した本発明による半導体集積回路装
置の外部端子に第５図に示す装置を用いてサージ
電圧を付与し、それぞれの破壊電圧を測定した。
測定は電源４０からコンデンサ４１に充電してお
き、スイツチ４２を切替えることにより、サージ
電圧を測定する半導体装置４３に加え、加える電
源電圧を変化させて、その破壊する電圧を測定し
た。その結果を第１表に示す。表において(A)はト
ランジスタ素子およびダイオード素子を夫々単独
で測定した場合の破壊電圧、(B)は本発明による装
置の破壊電圧を示す。
【表】
第１表より明らかな如く、本発明によれば、ト
ランジスタ素子とダイオード素子とが相互にサー
ジ電圧を吸収することにより、従来装置に比し
て、破壊電圧が向上し、静電破壊を防止すること
ができることがわかる。 また、本発明はダイオード素子をトランジスタ
素子と電気的に分離して設けているので、サイリ
スタ効果などが生じるおそれはない。 (ヘ) 発明の効果 以上説明したように、本発明による半導体集積
回路装置によれば、通常の回路動作に影響を与え
ずに、順逆のサージ電圧に対して十分な保護を図
ることができる。
ランジスタ素子とダイオード素子とが相互にサー
ジ電圧を吸収することにより、従来装置に比し
て、破壊電圧が向上し、静電破壊を防止すること
ができることがわかる。 また、本発明はダイオード素子をトランジスタ
素子と電気的に分離して設けているので、サイリ
スタ効果などが生じるおそれはない。 (ヘ) 発明の効果 以上説明したように、本発明による半導体集積
回路装置によれば、通常の回路動作に影響を与え
ずに、順逆のサージ電圧に対して十分な保護を図
ることができる。
第１図は従来の半導体集積回路装置の構成を示
す平面図、第２図は本発明による半導体集積回路
装置の構成を示す平面図、第３図は本発明の要部
を示す平面図、第４図は第３図の−線断面図
である。第５図は静電破壊電圧を測定する装置の
回路図である。 １０……半導体基板、１１……トランジスタ素
子、１２……パツド、１３……外部のリード端
子、２０……半導体基板、２１……エピタキシヤ
ル層、２２……分離領域、２３，２４……島領
域、２３ａ……コレクタ領域、２４ａ……第１領
域、２６……ベース領域、２７……第２領域、２
８……エミツタ領域、２９，３０……コンタクト
領域。
す平面図、第２図は本発明による半導体集積回路
装置の構成を示す平面図、第３図は本発明の要部
を示す平面図、第４図は第３図の−線断面図
である。第５図は静電破壊電圧を測定する装置の
回路図である。 １０……半導体基板、１１……トランジスタ素
子、１２……パツド、１３……外部のリード端
子、２０……半導体基板、２１……エピタキシヤ
ル層、２２……分離領域、２３，２４……島領
域、２３ａ……コレクタ領域、２４ａ……第１領
域、２６……ベース領域、２７……第２領域、２
８……エミツタ領域、２９，３０……コンタクト
領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板内の分離領域により夫々分離され
て形成されたNPN型トランジスタ素子とPNダイ
オード素子とを備え、 前記分離領域で形成された島領域が前記トラン
ジスタ素子のコレクタ領域および前記ダイオード
素子のＮ型の第１領域を構成し、前記コレクタ領
域内に形成されたベース領域とともに前記第１領
域内にＰ型の第２領域が形成され、 前記第１領域を前記コレクタ領域に、前記第２
領域を前記ベース領域に接続して、前記トランジ
スタ素子のベース−コレクタ間にダイオード素子
を接続し、トランジスタ素子のベースおよびコレ
クタを夫々外部端子に接続した半導体集積回路に
おいて、 前記トランジスタ素子のコレクタ−ベース接合
面積および第１領域−第２領域の接合面積を同一
にし、前記トランジスタ素子とダイオード素子と
が相互してサージ電圧を吸収することを特徴とし
た半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092015A JPS60235449A (ja) | 1984-05-08 | 1984-05-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092015A JPS60235449A (ja) | 1984-05-08 | 1984-05-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60235449A JPS60235449A (ja) | 1985-11-22 |
| JPH0478016B2 true JPH0478016B2 (ja) | 1992-12-10 |
Family
ID=14042691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092015A Granted JPS60235449A (ja) | 1984-05-08 | 1984-05-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60235449A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183065A (en) * | 1981-05-07 | 1982-11-11 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
-
1984
- 1984-05-08 JP JP59092015A patent/JPS60235449A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60235449A (ja) | 1985-11-22 |
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