JPS60236200A - 半導体記憶装置の冗長回路 - Google Patents
半導体記憶装置の冗長回路Info
- Publication number
- JPS60236200A JPS60236200A JP59094885A JP9488584A JPS60236200A JP S60236200 A JPS60236200 A JP S60236200A JP 59094885 A JP59094885 A JP 59094885A JP 9488584 A JP9488584 A JP 9488584A JP S60236200 A JPS60236200 A JP S60236200A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- link elements
- memory device
- output line
- redundant circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体記憶袋Ｂｙの冗長回路、特に高集積の
半導体記憶装置に適したレーザ・プログラム方式の冗長
回路に関するものである。
半導体記憶装置に適したレーザ・プログラム方式の冗長
回路に関するものである。
半導体記憶装置の冗長回路として第１図及び第２図に示
されているものが知られている。 第１図は半導体記憶
装置の行すなわちワード線を選訳するための行デコーダ
回路である。 ｌａ、ｌｂ、ｌｃ、ｌｄはリンク素子で
あり、これらリンク素子につながるワード線Ｗ Ｌ Ｌ
（Ｒ１・ＷＬＬ、、・１）・Ｗ Ｌ １１ （八）、
ＷＬ＊ｔｎ＊＋＋、で選択されるメモリーセルに不良が
あれば、そのリンク素子をレーザ・ビームで溶断しその
不良メモリーセルを選択するワード線側を非選択にする
。 ２は行デコーダ回路の出力線路である。 第２図は
スペアの行デコーダ回路で、不良メモリーセルに応じて
非選択にしたワード線につながる行デコーダ回路と置換
するための回路である。 スペアの行デコーダ回路には
Ａ１．τ１〜Ａ−＋、 Ａｎ−＋（Ｄ２（ｎ−１）本の
すべてのアドレス信号が入力されており、同回路は置換
を行なわないときは必ず非選択になる様になっている。
されているものが知られている。 第１図は半導体記憶
装置の行すなわちワード線を選訳するための行デコーダ
回路である。 ｌａ、ｌｂ、ｌｃ、ｌｄはリンク素子で
あり、これらリンク素子につながるワード線Ｗ Ｌ Ｌ
（Ｒ１・ＷＬＬ、、・１）・Ｗ Ｌ １１ （八）、
ＷＬ＊ｔｎ＊＋＋、で選択されるメモリーセルに不良が
あれば、そのリンク素子をレーザ・ビームで溶断しその
不良メモリーセルを選択するワード線側を非選択にする
。 ２は行デコーダ回路の出力線路である。 第２図は
スペアの行デコーダ回路で、不良メモリーセルに応じて
非選択にしたワード線につながる行デコーダ回路と置換
するための回路である。 スペアの行デコーダ回路には
Ａ１．τ１〜Ａ−＋、 Ａｎ−＋（Ｄ２（ｎ−１）本の
すべてのアドレス信号が入力されており、同回路は置換
を行なわないときは必ず非選択になる様になっている。
置換は、不良メモリーセルのアドレスに応じてＡ１か肩
かどちらか、・・・＋ Ａｎ−１かＸ；１かどちらかの
（ｎ−１）本のリンク素子をレーザ・ビームで溶断して
、不良メモリーセルに応じて非選択にしたワード線につ
ながる行デコーダ回路と同じアドレスを実現することで
行なう。 このスペアの行デコーダ回路には、第１図の
行デコーダ回路と同様、ワード線につながるリンク素子
１ｊ〜１７！が設けられている。
かどちらか、・・・＋ Ａｎ−１かＸ；１かどちらかの
（ｎ−１）本のリンク素子をレーザ・ビームで溶断して
、不良メモリーセルに応じて非選択にしたワード線につ
ながる行デコーダ回路と同じアドレスを実現することで
行なう。 このスペアの行デコーダ回路には、第１図の
行デコーダ回路と同様、ワード線につながるリンク素子
１ｊ〜１７！が設けられている。
次に、行デコーダ回路の動作を第３図（ａｌ〜（ｈｌの
波形図を用いて説明する。 ＲＡＳ信号が高レベル１０
の期間にすべての行デコーダ回路のプリチャージが行な
われる。 Ｗτ丁傷信号低レベル１１になった後に入力
アドレス信号Ａ、、、τ７が高レベル１２となり、選択
された行デコーダ回路の出力線路２は選択レベル１８に
保持される。 選択された行デコーダ回路を除くすべて
の行デコーダ回路の出力線路２は放電され、非選択レベ
ル１９になる。
波形図を用いて説明する。 ＲＡＳ信号が高レベル１０
の期間にすべての行デコーダ回路のプリチャージが行な
われる。 Ｗτ丁傷信号低レベル１１になった後に入力
アドレス信号Ａ、、、τ７が高レベル１２となり、選択
された行デコーダ回路の出力線路２は選択レベル１８に
保持される。 選択された行デコーダ回路を除くすべて
の行デコーダ回路の出力線路２は放電され、非選択レベ
ル１９になる。
選択された行デコーダ回路においては、出力線路２が選
択レベル１８を保持しており、サブ・デコード信号ＲＸ
６．ＲＸ、は、ワード線駆動信号ＲＸの低レベル１４あ
るいは高レベル１５に応じて、低レベル１６あるいは高
レベル１７となり、行デコーダ回路の左右のワード線Ｗ
Ｌを駆動し、そのワード線ＷＬを非選択レベル２０ある
いは選択レベル２１とする。
択レベル１８を保持しており、サブ・デコード信号ＲＸ
６．ＲＸ、は、ワード線駆動信号ＲＸの低レベル１４あ
るいは高レベル１５に応じて、低レベル１６あるいは高
レベル１７となり、行デコーダ回路の左右のワード線Ｗ
Ｌを駆動し、そのワード線ＷＬを非選択レベル２０ある
いは選択レベル２１とする。
ＲＸＤ信号は、行デコーダ回路とワード線とを切り離す
ための信号である。 ＲＱ倍信号非選択のワード線をア
ースにクランプするための信号である。
ための信号である。 ＲＱ倍信号非選択のワード線をア
ースにクランプするための信号である。
従来の半導体記憶装置の冗長回路は以上のように構成さ
れているので、第１図に示されるように、不良メモリー
セルに応じたワード線を切り離し非選択にするためのリ
ンク素子１８〜１ｄは、ワード線１本ごとに必要なため
にその分布密度が大となり、例えば２５６にビット以上
の高集積半導体記憶装置においては、レーザ・ビームの
位置精度やビーム径に対する要求がきびしくなり、実際
上実現が不可能になるという欠点があった。
れているので、第１図に示されるように、不良メモリー
セルに応じたワード線を切り離し非選択にするためのリ
ンク素子１８〜１ｄは、ワード線１本ごとに必要なため
にその分布密度が大となり、例えば２５６にビット以上
の高集積半導体記憶装置においては、レーザ・ビームの
位置精度やビーム径に対する要求がきびしくなり、実際
上実現が不可能になるという欠点があった。
本発明は以上のような欠点を除去するためになさたちの
であり、その目的とするところは、レーザ・ビームの位
置精度やビーム径に対する要求をゆるくできることによ
り高集積の半導体記憶装置に適した冗長回路を提供する
ことにある。 この目的を達成するために本発明は、デ
コーダ回路の出力線路に直列にリンク素子を挿入すると
ともに出力線路とアースとの間にクランプ・トランジス
タを挿入し、そのデコーダ回路を選択状態あるいは非選
択状態にするようにしたものである。
であり、その目的とするところは、レーザ・ビームの位
置精度やビーム径に対する要求をゆるくできることによ
り高集積の半導体記憶装置に適した冗長回路を提供する
ことにある。 この目的を達成するために本発明は、デ
コーダ回路の出力線路に直列にリンク素子を挿入すると
ともに出力線路とアースとの間にクランプ・トランジス
タを挿入し、そのデコーダ回路を選択状態あるいは非選
択状態にするようにしたものである。
本発明を実施例に基づいて詳細に説明する。
第４図、第５図、第６図及び第７図は、本発明に係わる
半導体記憶装置の冗長回路の第１．第２、第３及び第４
の実施例を示す。
半導体記憶装置の冗長回路の第１．第２、第３及び第４
の実施例を示す。
第４図〜第７図において第１図、第２゛図と同一部分又
は相等部分には同一符号が付されてあり、ＩＡ、ＩＢは
リンク素子、３Ａ、３Ｂはクランプ・トランジスタ、Ｎ
ｌ、Ｎ２はノード、４はプリチャージ・トランジスタで
ある。 第５図において５Ａ 、 ５Ｂは抵抗素子であ
り、第６図において６Ａ、６Ｂはバイアス・トランジス
タである。
は相等部分には同一符号が付されてあり、ＩＡ、ＩＢは
リンク素子、３Ａ、３Ｂはクランプ・トランジスタ、Ｎ
ｌ、Ｎ２はノード、４はプリチャージ・トランジスタで
ある。 第５図において５Ａ 、 ５Ｂは抵抗素子であ
り、第６図において６Ａ、６Ｂはバイアス・トランジス
タである。
以下、本発明の動作について説明する。
先ず、第１の実施例について第４図を用いて説明する。
図示したワード線ＷＬＬ（Ｉｌｌ、ＷＬＬい。、。
、ＷＬｌ＋、□、、ＷＬ□６＋＋１につながるメモリー
セルの一部若しくはすべてが不良の時、リンク素子ＩＡ
、ＩＢをレーザ・ビームにより溶断する。 これにより
上記のワード線のプリチャージが行なわれなくなり、こ
れらのメモリーセルは選択されなくなる。 しかしこれ
ではノードＮｌ、Ｎ２がフローティングとなってしまい
誤動作を引き起こすおそれがあるので、クランプ・トラ
ンジスタ３Ａ、３Ｂを設ける。 このクランプ・トラン
ジスタ３Ａ、３Ｂは、ドレインがリンク素子ＩＡ、 Ｉ
Ｂのワード線側にゲートがリンク素子ＩＡ、ＩＢの出力
線路２側にソースがアースに接続されているために、デ
コーダ回路が選択され出力線路２が高レベルになるとオ
ンになり、ノードＮｌ、Ｎ２に蓄積されていた電荷をに
がすことができる。 それで、ノードＮｌ、Ｎ２は低レ
ベルを保ち誤動作を起こすおそれはなくなる。 ただし
、不良メモリーセルが無くリンク素子ＩＡ、ＩＢの溶断
されないデコーダ回路においてはプリチャージ期間中ク
ランプ・トランジスタ３Ａ、３Ｂにより電荷がアースに
逃げるので、プリチャージ・トランジスタ４に比べてク
ランプ・トランジスタ３Ａ、３Ｂのサイズを十分小さく
するか若しくはクランプ・トランジスタ３Ａ、３Ｂのし
きい値電圧を十分高くする必要がある。
セルの一部若しくはすべてが不良の時、リンク素子ＩＡ
、ＩＢをレーザ・ビームにより溶断する。 これにより
上記のワード線のプリチャージが行なわれなくなり、こ
れらのメモリーセルは選択されなくなる。 しかしこれ
ではノードＮｌ、Ｎ２がフローティングとなってしまい
誤動作を引き起こすおそれがあるので、クランプ・トラ
ンジスタ３Ａ、３Ｂを設ける。 このクランプ・トラン
ジスタ３Ａ、３Ｂは、ドレインがリンク素子ＩＡ、 Ｉ
Ｂのワード線側にゲートがリンク素子ＩＡ、ＩＢの出力
線路２側にソースがアースに接続されているために、デ
コーダ回路が選択され出力線路２が高レベルになるとオ
ンになり、ノードＮｌ、Ｎ２に蓄積されていた電荷をに
がすことができる。 それで、ノードＮｌ、Ｎ２は低レ
ベルを保ち誤動作を起こすおそれはなくなる。 ただし
、不良メモリーセルが無くリンク素子ＩＡ、ＩＢの溶断
されないデコーダ回路においてはプリチャージ期間中ク
ランプ・トランジスタ３Ａ、３Ｂにより電荷がアースに
逃げるので、プリチャージ・トランジスタ４に比べてク
ランプ・トランジスタ３Ａ、３Ｂのサイズを十分小さく
するか若しくはクランプ・トランジスタ３Ａ、３Ｂのし
きい値電圧を十分高くする必要がある。
次の第５図に示す本発明の第２の実施例は、クランプ・
トランジスタ３Ａ、３Ｂのドレインに直列に抵抗素子５
Ａ、５Ｂを挿入したものであり、出力線路２からアース
へのリーク電流を減らずことができる。 第６図は本発
明の第３の実施例であり、ゲート・トランジスタ６＾、
６Ｂをクランプ・トランジスタ３Ａ、３Ｂのゲートと出
力線路２との間に挿入することによりクランプ・トラン
ジスタ３Ａ、３Ｂに印加されるゲート電圧を下げること
ができるので、出力線路２からアースへのリーク電流を
減らすことができる。
トランジスタ３Ａ、３Ｂのドレインに直列に抵抗素子５
Ａ、５Ｂを挿入したものであり、出力線路２からアース
へのリーク電流を減らずことができる。 第６図は本発
明の第３の実施例であり、ゲート・トランジスタ６＾、
６Ｂをクランプ・トランジスタ３Ａ、３Ｂのゲートと出
力線路２との間に挿入することによりクランプ・トラン
ジスタ３Ａ、３Ｂに印加されるゲート電圧を下げること
ができるので、出力線路２からアースへのリーク電流を
減らすことができる。
第７図は本発明の第４の実施例であり、クランプ・トラ
ンジスタ３Ａ、３Ｂのゲートをリンク素子１＾、ＩＢの
ワード線側に接続しても第１の実施例と同様の効果が期
待できる。
ンジスタ３Ａ、３Ｂのゲートをリンク素子１＾、ＩＢの
ワード線側に接続しても第１の実施例と同様の効果が期
待できる。
なお、上記実施例では行の冗長回路について示したが、
列の冗長回路にも同様に適用できることは言うまでもな
い。 さらにスペアのデコーダ回路にも同様に適用可能
である。
列の冗長回路にも同様に適用できることは言うまでもな
い。 さらにスペアのデコーダ回路にも同様に適用可能
である。
以上のように本発明は、溶断すべきリンク素子を出力線
路に設けることによりリンク素子数が従来の半分となる
のでリンク素子のレイアウトを容易なものにすることが
でき、またレーザ・ビームの位置精度やビーム径に対す
る制限が緩くなるためにレーザ・プログラム方式の冗長
回路を高集積メモリーにおいても使用でき、動作速度も
損なわないという効果がある。
路に設けることによりリンク素子数が従来の半分となる
のでリンク素子のレイアウトを容易なものにすることが
でき、またレーザ・ビームの位置精度やビーム径に対す
る制限が緩くなるためにレーザ・プログラム方式の冗長
回路を高集積メモリーにおいても使用でき、動作速度も
損なわないという効果がある。
第１図は従来の半導体記憶装置の行デコーダ回路図、第
２図は従来の半導体記憶装置のスペアの行デコーダ回路
図、第３図は従来の行デコーダ回路の動作説明図、第４
図は本発明に係わる半導体記憶装置の冗長回路の一実施
例を示す行デコーダ回路図、第５図〜第７図は他の実施
例を示す行デコーダ回路図である。 ＩＡ、 ＩＢ・・・・リンク素子、２・・・・出力線路
、３Ａ、３Ｂ・・・・クランプ・トランジスタ、４・・
・・プリチャージ・トランジスタ、５Ａ、５Ｂ・・・・
抵抗素子、６Ａ、６Ｂ・・・・ゲート・トランジスタ。 代理人 大岩増だｔ 手続補正書（自発） １．事件の表示 特願昭５９−０９４８８５号２、発明
の名称 半導体記憶装置の冗長回路３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号明細書の
発明の詳細な説明の欄 ６、補正の内容 （１）明細書第４頁第１５行〜第１６行の１ワ一ド線駆
動信号ＲＸの低レベル１４あるいは高レベル１５に応じ
て」を「ワード線駆動信号ＲＸが立ち上がった時に入力
アドレス信号に応して」と補正する。 （２）同書第５頁第１５行の「なさたものであり」を「
なされたものであり」と補正する。 以上
２図は従来の半導体記憶装置のスペアの行デコーダ回路
図、第３図は従来の行デコーダ回路の動作説明図、第４
図は本発明に係わる半導体記憶装置の冗長回路の一実施
例を示す行デコーダ回路図、第５図〜第７図は他の実施
例を示す行デコーダ回路図である。 ＩＡ、 ＩＢ・・・・リンク素子、２・・・・出力線路
、３Ａ、３Ｂ・・・・クランプ・トランジスタ、４・・
・・プリチャージ・トランジスタ、５Ａ、５Ｂ・・・・
抵抗素子、６Ａ、６Ｂ・・・・ゲート・トランジスタ。 代理人 大岩増だｔ 手続補正書（自発） １．事件の表示 特願昭５９−０９４８８５号２、発明
の名称 半導体記憶装置の冗長回路３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号明細書の
発明の詳細な説明の欄 ６、補正の内容 （１）明細書第４頁第１５行〜第１６行の１ワ一ド線駆
動信号ＲＸの低レベル１４あるいは高レベル１５に応じ
て」を「ワード線駆動信号ＲＸが立ち上がった時に入力
アドレス信号に応して」と補正する。 （２）同書第５頁第１５行の「なさたものであり」を「
なされたものであり」と補正する。 以上
Claims (5)
- （１） 正規のメモリーセルのほかに予備のメモリーセ
ルを有する半導体記憶装置の冗長回路において、デコー
ダの出力線路に直列に挿入されたレーザ・ビームで溶断
可能な第１及び第２のリンク素子と、前記第１及び第２
のリンク素子のワード線側にドレインが、出力線路側に
ゲートが接続され、アースにソースが接続された第１及
び第２のクランプ・トランジスタとを備えたことを特徴
とする半導体記憶装置の冗長回路。 - （２） 第１及び第２のクランプ・トランジスタは、ド
レインに直列に抵抗素子を有することを特徴とする特許
請求の範囲第１項記載の半導体記憶装置の冗長回路。 - （３） 第１及び第２のクランプ・トランジスタは、ゲ
ートと出力線路との間に第１及び第２のゲート・トラン
ジスタを有することを特徴とする特許請求の範囲第１項
記載の半導体記憶装置の冗長回路。 - （４） 第１及び第２のクランプ・トランジスタは、第
１及び第２のリンク素子のワード線側に接続されたゲー
トを有することを特徴とする特許請求の範囲第１項記載
の半導体記憶装置の冗長回路。 - （５） 第１及び第２のクランプ・トランジスタは、プ
リチャージするだめのプリチャージ・トランジスタのし
きい値電圧より高いしきい値電圧を有することを特徴と
する特許請求の範囲第１項、第２項、第３項又は第４項
記載の半導体記憶装置の冗長回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094885A JPS60236200A (ja) | 1984-05-09 | 1984-05-09 | 半導体記憶装置の冗長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094885A JPS60236200A (ja) | 1984-05-09 | 1984-05-09 | 半導体記憶装置の冗長回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236200A true JPS60236200A (ja) | 1985-11-22 |
Family
ID=14122494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094885A Pending JPS60236200A (ja) | 1984-05-09 | 1984-05-09 | 半導体記憶装置の冗長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236200A (ja) |
-
1984
- 1984-05-09 JP JP59094885A patent/JPS60236200A/ja active Pending
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