JPS60236338A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS60236338A JPS60236338A JP59094908A JP9490884A JPS60236338A JP S60236338 A JPS60236338 A JP S60236338A JP 59094908 A JP59094908 A JP 59094908A JP 9490884 A JP9490884 A JP 9490884A JP S60236338 A JPS60236338 A JP S60236338A
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- buffer memory
- signals
- data transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明に、共通伝送路によって接続さ九る複数のステー
ションがそｎぞれ入出力信号を記憶させるバッファメモ
リを備え、伝送路とにこのバッファメモリを介して信号
の授受全行うデータ伝送装置に関する。
ションがそｎぞれ入出力信号を記憶させるバッファメモ
リを備え、伝送路とにこのバッファメモリを介して信号
の授受全行うデータ伝送装置に関する。
従来この種の装置として特願昭５６−２０４Ｇ＋ １に
記載されたもの、また第２因に示すものがあつ ・九〇 第２図はこの種の従来装置の構成を示すブロック因で、
特に、プロセス制御装置等のテークをサイクリックに伝
送する一つのステーションについてのものである。第２
図に２いて、ステーション叫は伝送路（２）ヲ介して入
力されるシリアル信号をパラレル信号に変換する一方、
ステーションｆｆ１ｌＢのパラレル信号をシリアル信号
に変換して伝送路（２）へ送出する信号変換器（１）と
、ステーション内部の動作を制御する制御回路（８）と
、入出力１ｇ号を一旦記憶するバッファメモリ（４）と
、１０セス入出力Ｍｔ１６１１〜（６ｎ〕に対して信号
の収集２よび分配を行う切換回路（６）とで構成さｆＬ
τいる。
記載されたもの、また第２因に示すものがあつ ・九〇 第２図はこの種の従来装置の構成を示すブロック因で、
特に、プロセス制御装置等のテークをサイクリックに伝
送する一つのステーションについてのものである。第２
図に２いて、ステーション叫は伝送路（２）ヲ介して入
力されるシリアル信号をパラレル信号に変換する一方、
ステーションｆｆ１ｌＢのパラレル信号をシリアル信号
に変換して伝送路（２）へ送出する信号変換器（１）と
、ステーション内部の動作を制御する制御回路（８）と
、入出力１ｇ号を一旦記憶するバッファメモリ（４）と
、１０セス入出力Ｍｔ１６１１〜（６ｎ〕に対して信号
の収集２よび分配を行う切換回路（６）とで構成さｆＬ
τいる。
第２図の構成において、プロセス入出力装置（６１１〜
（６ｎ沙１らの入力信号に、制御（ロ）路（８）の指令
により、切替回路（５） を介して順次読み出されてバ
ンフアメモリ（４）の該当箇所に順次誉き込まれるとい
う動作がティクリックに行なわｎる。次に、このバッフ
ァメモリ（４）の内容はやはり制御回路（８）の指令に
よＶ％順次読み出されると共に、毎号変換器（１）によ
ってシリアル信号に賀換さｎて伝送路（２）に送出され
るというｍ作がサイクリックに行なわｎる。
（６ｎ沙１らの入力信号に、制御（ロ）路（８）の指令
により、切替回路（５） を介して順次読み出されてバ
ンフアメモリ（４）の該当箇所に順次誉き込まれるとい
う動作がティクリックに行なわｎる。次に、このバッフ
ァメモリ（４）の内容はやはり制御回路（８）の指令に
よＶ％順次読み出されると共に、毎号変換器（１）によ
ってシリアル信号に賀換さｎて伝送路（２）に送出され
るというｍ作がサイクリックに行なわｎる。
すなわち、入出力ｉ ［ｆ６］Ｊ〜（６ｎ）からの入力
信号ｒｓｎ「足の周期で伝送路（２）ＶＣ送出さｆ′Ｌ
、図示しない相手側のステルジョンに到ＡＴる。
信号ｒｓｎ「足の周期で伝送路（２）ＶＣ送出さｆ′Ｌ
、図示しない相手側のステルジョンに到ＡＴる。
一方、図示しない相手側のステーションかう送出さｆＬ
′ｆｃ伝送路（２ンのシリアル信号に、信号変換器（１
）によってパラレル信号に変換された後バッファメモリ
（４）に書き込まれ、次いで、切替回路（５）を介して
入出力装置Ｕ〜（６ｎ）へ出力されるという動作が、上
記入力動作とは逆方向の信号の流れで、サイクリックに
行なわれる。
′ｆｃ伝送路（２ンのシリアル信号に、信号変換器（１
）によってパラレル信号に変換された後バッファメモリ
（４）に書き込まれ、次いで、切替回路（５）を介して
入出力装置Ｕ〜（６ｎ）へ出力されるという動作が、上
記入力動作とは逆方向の信号の流れで、サイクリックに
行なわれる。
従来のデータ伝送Ｈ１１１に以上のよ５ＦＣｉｌ成され
テイルので、入出力信号は単純にサイクリックに伝送さ
れるだけ′ｔ′あった。したがって、情報室の増大に応
じてサイクリック伝送の周期を長くなり、その分だけ伝
送速度を実質的に低下させてしまうと宮９久点があつｆ
ｃ。
テイルので、入出力信号は単純にサイクリックに伝送さ
れるだけ′ｔ′あった。したがって、情報室の増大に応
じてサイクリック伝送の周期を長くなり、その分だけ伝
送速度を実質的に低下させてしまうと宮９久点があつｆ
ｃ。
本発明に上記の欠点を除去する目的でなさｆ′Ｌだもの
で、共通伝送路によって接続さｎるステーションがそれ
ぞれ入出力信号を記憶させるバッファメモリを備え、こ
のバッファメモリを介して伝送路との信号授受を行うも
のにおいて、パンファメモリＴ／ｃ配憶さｆ’した内容
と入出力信号とを比較し、両省が不一致のとき有意信号
全出力する不一致横ｌ１１：１回路′に各ステーション
に付加し、この不一致便出口路が有意信号を出力したと
きのみ信号の授受を行なわせることによって情＠童の低
減を図ると共に、笑効伝送速度を者しく早め得るデータ
伝送装置を提案するものである。
で、共通伝送路によって接続さｎるステーションがそれ
ぞれ入出力信号を記憶させるバッファメモリを備え、こ
のバッファメモリを介して伝送路との信号授受を行うも
のにおいて、パンファメモリＴ／ｃ配憶さｆ’した内容
と入出力信号とを比較し、両省が不一致のとき有意信号
全出力する不一致横ｌ１１：１回路′に各ステーション
に付加し、この不一致便出口路が有意信号を出力したと
きのみ信号の授受を行なわせることによって情＠童の低
減を図ると共に、笑効伝送速度を者しく早め得るデータ
伝送装置を提案するものである。
以下、本発明の一実施例？第２図と同一部分に同一符号
を付して示す第１図について説明する。
を付して示す第１図について説明する。
第１図に２いて、（γンに切替回路（５）を介して取り
込まれる入出力装置（６１１〜（６ｎ）からの入力信号
と、バッファメモリ（４）の該当箇所の内容との比較を
行って両者が不一致のとき有意信号「１」を出力する不
一致検出回路、（８）は不一致検出（９）路（７）の結
果倉、入力信号に対応させて記憶する不一致判定用メモ
リｔそｎぞれ余丁。
込まれる入出力装置（６１１〜（６ｎ）からの入力信号
と、バッファメモリ（４）の該当箇所の内容との比較を
行って両者が不一致のとき有意信号「１」を出力する不
一致検出回路、（８）は不一致検出（９）路（７）の結
果倉、入力信号に対応させて記憶する不一致判定用メモ
リｔそｎぞれ余丁。
上記の如く構成されたデータ伝送装置の動作を以下に説
明する。
明する。
先ず、入出力装ｆ！！ ＋６１）〜（６ｎ）の入力信号
は上述したと同様にして、制御回路（８）の指令により
切替−路（６）を介して１−次読み出され、バッファメ
モリ（４）の該当！ＰＦｒに誉き込まれるが、このとき
入力信号の読み出しと同時に、−周期前に格納されたバ
ッファメモリ（４）の該当箇所の内容上も読み出し、こ
の両者を不一致検出回路（７）で比較する。これによっ
て両者が一致したときに「０」の信号が、不一致のとき
に「１」の１６号がそれぞれメモリ（８１に加えら１″
Ｌる。制御回路（８）σ、これら一致、不一致の判足結
果をメモリ（８）の対応部ＷｒｌＣ書き込む一方、入力
信号の状態値をバッファメモリ（４）の対応箇所に誉き
込む。
は上述したと同様にして、制御回路（８）の指令により
切替−路（６）を介して１−次読み出され、バッファメ
モリ（４）の該当！ＰＦｒに誉き込まれるが、このとき
入力信号の読み出しと同時に、−周期前に格納されたバ
ッファメモリ（４）の該当箇所の内容上も読み出し、こ
の両者を不一致検出回路（７）で比較する。これによっ
て両者が一致したときに「０」の信号が、不一致のとき
に「１」の１６号がそれぞれメモリ（８１に加えら１″
Ｌる。制御回路（８）σ、これら一致、不一致の判足結
果をメモリ（８）の対応部ＷｒｌＣ書き込む一方、入力
信号の状態値をバッファメモリ（４）の対応箇所に誉き
込む。
次に、制御回路（８）ハパンファメモリ（４）の内容を
順次読み出すと共に、信号変換器（１）を介して伝送路
（２）へ送出するが、このとき、不一致判定用メモリ（
８）の内容を順次参照し、その内容が「１」になってい
たときのみ対応するバッファメモリ（４）の内容を伝送
路（２）に送出し、「０」の場合には伝送路（２）に送
出しないようにする。
順次読み出すと共に、信号変換器（１）を介して伝送路
（２）へ送出するが、このとき、不一致判定用メモリ（
８）の内容を順次参照し、その内容が「１」になってい
たときのみ対応するバッファメモリ（４）の内容を伝送
路（２）に送出し、「０」の場合には伝送路（２）に送
出しないようにする。
すなわち、入力信号１ｃ変化があったときのみデータ伝
送が行なわれ、入力イロ号に変化のないときはデータ伝
送を行なわないようにしたもので６４かくシテ、この第
１図に示したステーション（１０ａ）と信号の授受全行
なう図示しないステーショア％また、これと同様な構成
を採ることによって多数の信号の伝送時間が大幅に短縮
され、その分だけ見掛は上の伝送速度が著しく早められ
る。
送が行なわれ、入力イロ号に変化のないときはデータ伝
送を行なわないようにしたもので６４かくシテ、この第
１図に示したステーション（１０ａ）と信号の授受全行
なう図示しないステーショア％また、これと同様な構成
を採ることによって多数の信号の伝送時間が大幅に短縮
され、その分だけ見掛は上の伝送速度が著しく早められ
る。
なお１上述した動作を行なわせるに際して、バッファメ
モリ（４）に対する読み出し、および、書き込みは誤動
作を惹き起こさないように同期化して動作さぜることは
勿論である。
モリ（４）に対する読み出し、および、書き込みは誤動
作を惹き起こさないように同期化して動作さぜることは
勿論である。
ところで、上記実施例ではプロセス入出力装置の１ぎ号
音シリアル信号として他に送出する場合について一兄明
したが、互いに信号を授受するステーションが、共に変
更があったときのみ信号を送出するように丁ｎば、プロ
セスの制御監視に限らずこ九以外の遠隔制御用の伝送装
置にも適用し得、さらに、シリアル信号を伝送する装置
に限らず、パラレル１５号全伝送する装置に対しても同
様に本発明全通用することができる。
音シリアル信号として他に送出する場合について一兄明
したが、互いに信号を授受するステーションが、共に変
更があったときのみ信号を送出するように丁ｎば、プロ
セスの制御監視に限らずこ九以外の遠隔制御用の伝送装
置にも適用し得、さらに、シリアル信号を伝送する装置
に限らず、パラレル１５号全伝送する装置に対しても同
様に本発明全通用することができる。
以上の説明によって明らかな如く本発明によれは、サイ
クリックに伝送される入出力信号と、バッファメモリに
書き込まｎた１周期前の入出力信号との不一致を検出す
る不一致横田回路を設け、両者が不一致の場合のみ信号
の授受を行なうように構成したので、見掛は上の伝送速
度が大幅に早められ、特に、プロセス入出力のように比
較的変化の少ない制御システムＶＣ，適用すれば、１組
の伝送路で極めて多くのプロセス量の監視、制御が可能
になるという効果が得られる。
クリックに伝送される入出力信号と、バッファメモリに
書き込まｎた１周期前の入出力信号との不一致を検出す
る不一致横田回路を設け、両者が不一致の場合のみ信号
の授受を行なうように構成したので、見掛は上の伝送速
度が大幅に早められ、特に、プロセス入出力のように比
較的変化の少ない制御システムＶＣ，適用すれば、１組
の伝送路で極めて多くのプロセス量の監視、制御が可能
になるという効果が得られる。
第１凶は本発明の一笑施例の構成を示す７゛ロツク、第
２図は従来装置の構成を示すブロック図でらる。 （１）；信号変換器 （２）：伝送路 （８）：制御回路 （４）：バツファメモリ（５）：切
替回路 （６〃〜（６ｎ）：プロセス入出力装置（７）：不一致
検出（ロ）路 （８）：不一致判定用メモリ叫、 （１
０ａ） ニステーション なお、図中同一符号は同一または相当部分を示すものと
する。 代理人 大 岩 増 雄 第１図 １♀Ｏ 第２図 １Ω 手続補正書（自発） 】、事件の表示 特願昭 ５９−０９４９０８号２、発
明の名称 データ伝送装置 ３、補正をする者 ５、補正の対象 ６、補正の内容 図面中温１図及び第２図をそれぞれ別紙の通り補正する
。 ７、添付書類の目録 図面 １ 通 ・以 北 第１図 ０ａ ＼ 第２図 ０ （
２図は従来装置の構成を示すブロック図でらる。 （１）；信号変換器 （２）：伝送路 （８）：制御回路 （４）：バツファメモリ（５）：切
替回路 （６〃〜（６ｎ）：プロセス入出力装置（７）：不一致
検出（ロ）路 （８）：不一致判定用メモリ叫、 （１
０ａ） ニステーション なお、図中同一符号は同一または相当部分を示すものと
する。 代理人 大 岩 増 雄 第１図 １♀Ｏ 第２図 １Ω 手続補正書（自発） 】、事件の表示 特願昭 ５９−０９４９０８号２、発
明の名称 データ伝送装置 ３、補正をする者 ５、補正の対象 ６、補正の内容 図面中温１図及び第２図をそれぞれ別紙の通り補正する
。 ７、添付書類の目録 図面 １ 通 ・以 北 第１図 ０ａ ＼ 第２図 ０ （
Claims (1)
- 共通伝送路によって接続される複数のステーションがそ
ｎぞれ入出力信号ｔ−記憶させるバッファメモリ全備え
、伝送路とに該バッファメモリを介して信号の授受を行
うデータ伝送装置において、前記ステーションにそｎぞ
れ前記バッファメモリに記憶された内容と人出力信号と
を比較し、両者が不一致のとき有意信号を出力する不一
致検出回路を具備し、該不一致検出回路が有意信号を出
力したときのみイぎ号の授受を行うことを特徴とするデ
ータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094908A JPS60236338A (ja) | 1984-05-09 | 1984-05-09 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094908A JPS60236338A (ja) | 1984-05-09 | 1984-05-09 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236338A true JPS60236338A (ja) | 1985-11-25 |
Family
ID=14123109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094908A Pending JPS60236338A (ja) | 1984-05-09 | 1984-05-09 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236338A (ja) |
-
1984
- 1984-05-09 JP JP59094908A patent/JPS60236338A/ja active Pending
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