JPS60237537A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS60237537A JPS60237537A JP9282884A JP9282884A JPS60237537A JP S60237537 A JPS60237537 A JP S60237537A JP 9282884 A JP9282884 A JP 9282884A JP 9282884 A JP9282884 A JP 9282884A JP S60237537 A JPS60237537 A JP S60237537A
- Authority
- JP
- Japan
- Prior art keywords
- address
- test
- microprogram
- circuit
- branch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マイクロプログラム制御を行う各種データ処
理装置に係り、特に電子計算機に好適なマイクロプログ
ラム制御装置に関す木ものである。
理装置に係り、特に電子計算機に好適なマイクロプログ
ラム制御装置に関す木ものである。
従来の電子計算機をはじめとする各種マイクログラグラ
ム制御装置において、マイクロプログラムは、処理とテ
ストブランチが基本である。
ム制御装置において、マイクロプログラムは、処理とテ
ストブランチが基本である。
該マイクロプログラムは、多種の制御を行うため、制御
条件を判定し、制御先のアドレスに分岐する。
条件を判定し、制御先のアドレスに分岐する。
ある制御を行うため、このテストブランチカ＼連続して
繰り返される場合は、少（ない。この様な連続したテス
トブランチは、処理運戻を低下させる一要因であり、こ
れに代る高速で複数のテストを同時に可能な１ａ能が必
要である。
繰り返される場合は、少（ない。この様な連続したテス
トブランチは、処理運戻を低下させる一要因であり、こ
れに代る高速で複数のテストを同時に可能な１ａ能が必
要である。
〔発明の目的］
本発明の目的は、前述の連続したテストブランチ命令の
代替手段となる一方法な提供することにより、より高速
のマイクロプログラム制御装置を実現することにある。
代替手段となる一方法な提供することにより、より高速
のマイクロプログラム制御装置を実現することにある。
本発明は、既知のマイクロプログラム制御部に、同時複
数テスト回路、およびアドレス方Ｕ算回路を設け、Ｃａ
５ｅ Ｂｒａｎｃｈ命令を実現し、連続したテストブラ
ンチ命令を廃止すること、によりマイクロプログラム実
行ステップ数を減らし、処理能方向上を計る。
数テスト回路、およびアドレス方Ｕ算回路を設け、Ｃａ
５ｅ Ｂｒａｎｃｈ命令を実現し、連続したテストブラ
ンチ命令を廃止すること、によりマイクロプログラム実
行ステップ数を減らし、処理能方向上を計る。
従来のマイクロプログラム制御装置のマイクロプログラ
ム制御部を図１に示す。
ム制御部を図１に示す。
マイクロプログラムを内蔵するＣ ８１ （Ｃｏｎｔｒ
ｏ１８ｔｒａｇｅ）は、Ｃ８７ドＬ／スＬ／ジスタＣ３
ＡＲ３の出力であるＣ８ＡＤＤ）ｌ、Ｒ８Ｓでアクセス
され、Ｃ８１の出力データであるＣ３ＤｋＴＡ＆瓜ＣＳ
データレジスタＣ８Ｄ凡２へ格納される。
ｏ１８ｔｒａｇｅ）は、Ｃ８７ドＬ／スＬ／ジスタＣ３
ＡＲ３の出力であるＣ８ＡＤＤ）ｌ、Ｒ８Ｓでアクセス
され、Ｃ８１の出力データであるＣ３ＤｋＴＡ＆瓜ＣＳ
データレジスタＣ８Ｄ凡２へ格納される。
Ｃ３Ｄ）Ｌ２に格納されたマイクロプログラム哄ファン
クション制御部Ｆ ＯＮ Ｔ ６でデコードされ、各種
制御を行う。制御するに当り各種条件を判別するために
、テストマトリックスＴＭＴＸ７が設けられており、マ
イクロプログラムのテスト分岐に用いられる。アドレス
の制御は、次に実行すべきアドレスを生成するために、
現Ｃ８Ａ几の内容を更新するためのアドレス更新回路Ａ
ＤＲＣＮＴ５ 、マイクロ命令内のブランチアドレス、
サブルーチンからの戻りアドレスを示すリターンアドレ
スレジスタＲＴＮＡＲａ等の出力による各アドレスがフ
ァンクション、テスト条件等で選択される。これらのノ
ｈ−ドウエアにより、マイクロプログラムは、ある目的
を持′った各種制御を実行する。該制御に当り、マイク
ロプログラムは、テストブンチを多（行い、これが連続
する場合も少くない。
クション制御部Ｆ ＯＮ Ｔ ６でデコードされ、各種
制御を行う。制御するに当り各種条件を判別するために
、テストマトリックスＴＭＴＸ７が設けられており、マ
イクロプログラムのテスト分岐に用いられる。アドレス
の制御は、次に実行すべきアドレスを生成するために、
現Ｃ８Ａ几の内容を更新するためのアドレス更新回路Ａ
ＤＲＣＮＴ５ 、マイクロ命令内のブランチアドレス、
サブルーチンからの戻りアドレスを示すリターンアドレ
スレジスタＲＴＮＡＲａ等の出力による各アドレスがフ
ァンクション、テスト条件等で選択される。これらのノ
ｈ−ドウエアにより、マイクロプログラムは、ある目的
を持′った各種制御を実行する。該制御に当り、マイク
ロプログラムは、テストブンチを多（行い、これが連続
する場合も少くない。
このテストブランチが連続した場合、処理−閘の低下を
招く。これを防ぐ一手段を提供するのが本発明であり、
一実施例を図２に示す。図２は、図１とほぼ同じ構成を
成すが、本発明のＣａ５ｅ Ｂｒａｎｃｈ命令を実行す
る・・−ドウエアが設けられている。
招く。これを防ぐ一手段を提供するのが本発明であり、
一実施例を図２に示す。図２は、図１とほぼ同じ構成を
成すが、本発明のＣａ５ｅ Ｂｒａｎｃｈ命令を実行す
る・・−ドウエアが設けられている。
ここでいうＣａ５ｅ Ｂｒａｎｃｈとは、プログラム的
に、Ｉ Ｐ−Ｔ）ＩＢＮ−ＥＬＳＥであるテストブラン
チ命令に対し、ＣＡＳＥＫよる条件分岐を行うものであ
る。該命令のマイクロプログラムフォーマットの例を、
第４図の（Ｈ）に示す。Ｃａ５ｅＢｒａｎｃｈ命令では
、ファンクションフィールドＦ１７）後［、Ｃａ５ｅの
各種条件を示すテストコンティジョンフィルドが続（。
に、Ｉ Ｐ−Ｔ）ＩＢＮ−ＥＬＳＥであるテストブラン
チ命令に対し、ＣＡＳＥＫよる条件分岐を行うものであ
る。該命令のマイクロプログラムフォーマットの例を、
第４図の（Ｈ）に示す。Ｃａ５ｅＢｒａｎｃｈ命令では
、ファンクションフィールドＦ１７）後［、Ｃａ５ｅの
各種条件を示すテストコンティジョンフィルドが続（。
本ワードに引続き、各ＣＡ８Ｅ条件対応のアドレスフィ
ールドを有するワードが１ないし複数存在する。
ールドを有するワードが１ないし複数存在する。
本Ｃａ５ｅ Ｂｒａｎｃｈ命令は、ｈ’ ＣＮ Ｔ ６
で１歇されると、複数テストマトリックスＭＴＭＴＸで
Ｃａ５ｅ対応のコンディションを判別し、分岐するアド
レス情報を取り込むため、アドレス加算回路ＡＤＲＡＤ
Ｄ１１へ刀口算データを選出する。Ｃｉｓ Ａ Ｒ３の
出刃と６亥刀ロ舅データにより（，１アドレスを生成し
、ＣＳアクセスを行い、分岐アドレスを有するワード′
（１１−読み出し、Ｃ８Ｄ几２に格納し、そのデータを
さらに、Ｃａ５ｅアドレス選択回路ＣＡ Ｓ Ｅ Ｌ１
３で最終的に選択する。これにより、Ｃａ５ｅ条件によ
る分岐アドレスがめられ、さらにＣ８ＡＤ、３に格納さ
れる。その後＋−４ｃｓＡＲ３の出力がＣ８ＡＤＤＲＥ
ＳＳの情報となる。
で１歇されると、複数テストマトリックスＭＴＭＴＸで
Ｃａ５ｅ対応のコンディションを判別し、分岐するアド
レス情報を取り込むため、アドレス加算回路ＡＤＲＡＤ
Ｄ１１へ刀口算データを選出する。Ｃｉｓ Ａ Ｒ３の
出刃と６亥刀ロ舅データにより（，１アドレスを生成し
、ＣＳアクセスを行い、分岐アドレスを有するワード′
（１１−読み出し、Ｃ８Ｄ几２に格納し、そのデータを
さらに、Ｃａ５ｅアドレス選択回路ＣＡ Ｓ Ｅ Ｌ１
３で最終的に選択する。これにより、Ｃａ５ｅ条件によ
る分岐アドレスがめられ、さらにＣ８ＡＤ、３に格納さ
れる。その後＋−４ｃｓＡＲ３の出力がＣ８ＡＤＤＲＥ
ＳＳの情報となる。
この制御により、従来のテストブランチが連続していた
ものが、Ｃａ５ｅ Ｂｒａｎｃｈ命令で置き替えられる
ことＩｃ ７．Ｃす、処理速度も向上出来る。
ものが、Ｃａ５ｅ Ｂｒａｎｃｈ命令で置き替えられる
ことＩｃ ７．Ｃす、処理速度も向上出来る。
本発明によれば、連続したテストブランチ命令が、Ｃａ
５ｅ Ｂｒａｎｃｈ命令に代るので、下記の効果がある
。
５ｅ Ｂｒａｎｃｈ命令に代るので、下記の効果がある
。
（１） マイクロプログラム実行サイクル低減による処
理能方向上、 （２） Ｃ，Ｓ容量の低減、 （３１マイクロプログラム設計能率向上。
理能方向上、 （２） Ｃ，Ｓ容量の低減、 （３１マイクロプログラム設計能率向上。
第１図は、従来のマイクロプログラム制御部のブロック
図、第２図は、本発明の一実施例の。 マイクロプログラム制御部のブロック図、第３図は、マ
イクロプログラムのフロー図で（１）はテストブランチ
の連続の場合、の表示は（２）は、Ｃａ５ｅ Ｂｒａｎ
ｃｈの場合の表示図、第４図は、マイクロプログラムの
フォーマット例で、（３）は、従来のテストブランチの
表示図（均は、本発明のＣａ５ｅ Ｂｒａｎｃｈの表示
図である。 ２・・・ＣＳデータレジスタ ＣＳ Ｄ Ｊ３・・・Ｃ
Ｓアト７スレジスタ Ｃ８ＡＩ（。 ４・・・リターンアドレスレジスタ ）ＬＴＮＡＪ５・
・・アドレス更新回路 Ａ Ｄ Ｈ，ｅ Ｎ ’１１’
。 ６・・・ファンクション制御部 Ｆ、ＣＮＴ。 ７・・・テストマトリックス Ｔ、ＭＴＸｌｌｌ・・・
アドレス更新回路回路 ＡＤｋＬＡＤＤ。 １２・・・収斂テストマトリックス Ｍ Ｔ Ｍ Ｔ
Ｘ 。 １３−Ｃａ５ｅアドレス選択回路 ＣＡＳＥＩ、。 代理人弁理士 ＋＠ 橘 明 リ 第 １０
図、第２図は、本発明の一実施例の。 マイクロプログラム制御部のブロック図、第３図は、マ
イクロプログラムのフロー図で（１）はテストブランチ
の連続の場合、の表示は（２）は、Ｃａ５ｅ Ｂｒａｎ
ｃｈの場合の表示図、第４図は、マイクロプログラムの
フォーマット例で、（３）は、従来のテストブランチの
表示図（均は、本発明のＣａ５ｅ Ｂｒａｎｃｈの表示
図である。 ２・・・ＣＳデータレジスタ ＣＳ Ｄ Ｊ３・・・Ｃ
Ｓアト７スレジスタ Ｃ８ＡＩ（。 ４・・・リターンアドレスレジスタ ）ＬＴＮＡＪ５・
・・アドレス更新回路 Ａ Ｄ Ｈ，ｅ Ｎ ’１１’
。 ６・・・ファンクション制御部 Ｆ、ＣＮＴ。 ７・・・テストマトリックス Ｔ、ＭＴＸｌｌｌ・・・
アドレス更新回路回路 ＡＤｋＬＡＤＤ。 １２・・・収斂テストマトリックス Ｍ Ｔ Ｍ Ｔ
Ｘ 。 １３−Ｃａ５ｅアドレス選択回路 ＣＡＳＥＩ、。 代理人弁理士 ＋＠ 橘 明 リ 第 １０
Claims (1)
- １、Ｃ８（Ｃｏｎｔｒｏｌ ｓｔｒａｇｅ）、および該
ａＳを制御するための０８アドレスレジスタ、ＣＳデー
タレジスタ、アドレス更新回路、リターンアドレスレジ
スタ、アドレス更新回路、アドレス選択回路、ファンク
ション制御回路、テストマトリックス等より成るマイク
ロプログラム制御装置において、１ワードで４１数のテ
スト条件を制御する回路および、該テスト条件によるア
ドレス加算回路を具備することにより、ワード長を複数
倍し、テスト分岐命令としてケースブランチを可能とし
たことを特徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9282884A JPS60237537A (ja) | 1984-05-11 | 1984-05-11 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9282884A JPS60237537A (ja) | 1984-05-11 | 1984-05-11 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60237537A true JPS60237537A (ja) | 1985-11-26 |
Family
ID=14065291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9282884A Pending JPS60237537A (ja) | 1984-05-11 | 1984-05-11 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60237537A (ja) |
-
1984
- 1984-05-11 JP JP9282884A patent/JPS60237537A/ja active Pending
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