JPS6020837B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6020837B2 JPS6020837B2 JP55061586A JP6158680A JPS6020837B2 JP S6020837 B2 JPS6020837 B2 JP S6020837B2 JP 55061586 A JP55061586 A JP 55061586A JP 6158680 A JP6158680 A JP 6158680A JP S6020837 B2 JPS6020837 B2 JP S6020837B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- diode
- circuit
- memory cell
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は高速でしかも集積化に通した記憶装置に関す
るものである。
るものである。
従釆高速用のメモリセルの負荷としては抵抗素子とダイ
オードとを並列にしたものが主に使われてきた。
オードとを並列にしたものが主に使われてきた。
これは保持状態には抵抗素子を通して４・さな電流を流
し、低消費電力化をはかりメモリセル情報の読み出しま
たは書込みの際にはダイオードを通して大きな電流を流
し高速化をはかっている。ところがこの構成では集積化
を進めると抵抗素子部分の占める割合が大きくなり高密
度集積化あるいは低電力化にとっては欠点となる。そこ
で製作条件によって華竪想フアクタｎ値を制御できるダ
イオードを負荷として用いるメモリセルが提案されてい
る。
し、低消費電力化をはかりメモリセル情報の読み出しま
たは書込みの際にはダイオードを通して大きな電流を流
し高速化をはかっている。ところがこの構成では集積化
を進めると抵抗素子部分の占める割合が大きくなり高密
度集積化あるいは低電力化にとっては欠点となる。そこ
で製作条件によって華竪想フアクタｎ値を制御できるダ
イオードを負荷として用いるメモリセルが提案されてい
る。
このメモリセルは抵抗素子を必要としないのでセル面積
が低減され、しかも高密度集積化に伴ないダイオード面
積が小さくなると電流が減少し、低電力化も実現される
という特徴をもつ。ところがこのメモリセルを用いたと
きには、従来の読み出し書込み制御回路を用いたのでは
ダイオード特性の製造ばらつきを回路的に補償できない
。そこでこのダイオードだけを負荷ひとするメモリセル
においてもダイオード特性の製造ばらつきや温度特性に
よる変動を補償できる専用の読み出し書込み制御回路が
必要となってくる。そこでこの発明はダイオードのみを
負荷とするタメモリセル用の読み出し書き込み制御回路
として従釆の読み出し書き込み制御回路中にメモリセル
の負荷と同形のダイオードと定電流回路とを絹合せた回
路を組込むことにより、ダイオード特性のロット間、チ
ップ間のばらつきを補償できる記憶０袋直を提供するこ
とにある。
が低減され、しかも高密度集積化に伴ないダイオード面
積が小さくなると電流が減少し、低電力化も実現される
という特徴をもつ。ところがこのメモリセルを用いたと
きには、従来の読み出し書込み制御回路を用いたのでは
ダイオード特性の製造ばらつきを回路的に補償できない
。そこでこのダイオードだけを負荷ひとするメモリセル
においてもダイオード特性の製造ばらつきや温度特性に
よる変動を補償できる専用の読み出し書込み制御回路が
必要となってくる。そこでこの発明はダイオードのみを
負荷とするタメモリセル用の読み出し書き込み制御回路
として従釆の読み出し書き込み制御回路中にメモリセル
の負荷と同形のダイオードと定電流回路とを絹合せた回
路を組込むことにより、ダイオード特性のロット間、チ
ップ間のばらつきを補償できる記憶０袋直を提供するこ
とにある。
以下図面について詳細に説明する。第１図はこの発明に
よる記憶装置の一例を示し、マルチェミッタトランジス
タＴ２及びＴ３がベース及びコレクタを互にたすき掛け
に接続し、そ夕の各コレクタはそれぞれトランジスタＬ
，Ｔ３に順方向の負荷ダイオードＤ２及びＤ３をそれぞ
れ通じて互に接続され、その接続点５はワードＷ十に接
続され、トランジスタＬ，公の各一方のェミッタは互に
接続され、この接続点６は定電流回路１３１こ接続され
る。
よる記憶装置の一例を示し、マルチェミッタトランジス
タＴ２及びＴ３がベース及びコレクタを互にたすき掛け
に接続し、そ夕の各コレクタはそれぞれトランジスタＬ
，Ｔ３に順方向の負荷ダイオードＤ２及びＤ３をそれぞ
れ通じて互に接続され、その接続点５はワードＷ十に接
続され、トランジスタＬ，公の各一方のェミッタは互に
接続され、この接続点６は定電流回路１３１こ接続され
る。
これらトランジスタＴ２，Ｔ３、ダィオ−ドＤ２，Ｄ３
、定電流回路１３によりェミツタ結合型フリップフロッ
プのメモリセル１１が構成される。トランジスタＴ２の
他方のェミツタはトランジスタＴ，のェミッタに接続さ
れ、その接続点２は定電流回路１２‘こ接続される。
、定電流回路１３によりェミツタ結合型フリップフロッ
プのメモリセル１１が構成される。トランジスタＴ２の
他方のェミツタはトランジスタＴ，のェミッタに接続さ
れ、その接続点２は定電流回路１２‘こ接続される。
トランジスタＴ，のベース１はそのヱミツタ・ベースと
順方向のダイオードＤ，を通じて基準電圧ＶＲの端子１
２に接続されると共に定電流回路１，に接続される。ト
ランジスタＴ，、ダイオードＤ，、定電流回路１，は基
準電圧発生回路１３を機成している。同様にトランジス
タＴ３の他のェミツタはトランジスタＬのヱミツタと接
続され、その後続点７は定電流回路１４に接続され、ト
ランジスタＴ４のベース８はそのベースェミッタと順方
向のダイオード○４を通して基準電圧ＶＲの端子１４に
接続されると共に定電流源はこ接続される。トランジス
タＴ４、ダイオードＤ４、定電流回路りま基準電圧発生
回路１５を構成する。またこれら制御回路１３，１５の
トランジスタＴ，，Ｔ４はメモリセル１′１のトランジ
スタＬ，Ｔ３とそれぞれ蟹流切替回路を構成している。
トランジスタＴ，，Ｌの各コレクタは電源端子１６にそ
れぞれ接続される。次に第１図の構成においてメモリ動
作について説明する。
順方向のダイオードＤ，を通じて基準電圧ＶＲの端子１
２に接続されると共に定電流回路１，に接続される。ト
ランジスタＴ，、ダイオードＤ，、定電流回路１，は基
準電圧発生回路１３を機成している。同様にトランジス
タＴ３の他のェミツタはトランジスタＬのヱミツタと接
続され、その後続点７は定電流回路１４に接続され、ト
ランジスタＴ４のベース８はそのベースェミッタと順方
向のダイオード○４を通して基準電圧ＶＲの端子１４に
接続されると共に定電流源はこ接続される。トランジス
タＴ４、ダイオードＤ４、定電流回路りま基準電圧発生
回路１５を構成する。またこれら制御回路１３，１５の
トランジスタＴ，，Ｔ４はメモリセル１′１のトランジ
スタＬ，Ｔ３とそれぞれ蟹流切替回路を構成している。
トランジスタＴ，，Ｌの各コレクタは電源端子１６にそ
れぞれ接続される。次に第１図の構成においてメモリ動
作について説明する。
メモリ動作はｍ記憶保持、■読み出し、．筋書き込みの
３つに分けられる。まず記憶保持にはワード線Ｗ十の電
位は端子１２，１４の基準電圧ＶＲより低く設定されて
いる。そこでトランジスタＴ２，Ｔ３のベース電位はい
ずれもトランジスタＴ，，Ｔ４のベース電位より低くな
るので定電流回路ら，１４の各読み出し電流ＩＲ／Ｗは
それぞれトランジスタＴ，，Ｔ４を流れ、メモリセル１
１には流れない。そしてメモリセル１１にはその定電流
回勝りこ保持電流ｌｓＴだけが流れる。この保持電流ｌ
ｓＴはトランジスタＬ，Ｔ３のうちＯＮ（導通）状態の
トランジスタに流れる。次にこのメモリセル１１の情報
を読み出すにはワード線Ｗ十の電位を上げることによっ
てトランジスタＬとＴ３のベース電位をひきあげ、制御
回賂のトランジスタＴ，．Ｌのベース電位との比較がで
きるようにすればよい。
３つに分けられる。まず記憶保持にはワード線Ｗ十の電
位は端子１２，１４の基準電圧ＶＲより低く設定されて
いる。そこでトランジスタＴ２，Ｔ３のベース電位はい
ずれもトランジスタＴ，，Ｔ４のベース電位より低くな
るので定電流回路ら，１４の各読み出し電流ＩＲ／Ｗは
それぞれトランジスタＴ，，Ｔ４を流れ、メモリセル１
１には流れない。そしてメモリセル１１にはその定電流
回勝りこ保持電流ｌｓＴだけが流れる。この保持電流ｌ
ｓＴはトランジスタＬ，Ｔ３のうちＯＮ（導通）状態の
トランジスタに流れる。次にこのメモリセル１１の情報
を読み出すにはワード線Ｗ十の電位を上げることによっ
てトランジスタＬとＴ３のベース電位をひきあげ、制御
回賂のトランジスタＴ，．Ｌのベース電位との比較がで
きるようにすればよい。
いまトランジスタＬがＯＮ（導通）でトランジスタＴ３
がＯＦＦ（非導縄）であったと仮定する。トランジスタ
Ｔ２，Ｔ３のベース電位をＶｂ２，ＶはとするとＶｂ３
＜ＶＱである。またトランジスタＴ，，Ｔ４のベース電
位は基準電圧でこれをＶｒとする。保持時にはＶｂ３く
Ｖｂ２＜Ｖｒであるが、読み出しの時にはワード線Ｗ十
の電位を上げてＶＡ＜Ｖｒ＜Ｖｂ２とする。このとき上
下の電圧マージン（余裕）をバランスよく（ほぼひ等し
）とるためＶｒ：生牛デことする。このようにしてトラ
ンジスタＴ，を流れていた読み出し電流ＩＲ／Ｗはトラ
ンジスタＬと切換わるが、トランジスタＴ４を流れてい
た読み出し電流ＩＲ／Ｗはふそのままで変わらない。こ
うしてトランジスタＴ，，Ｌのコレクタ電流の変化によ
ってメモリセル１１の情報を知ることができる。次に貫
き込み動作について説明する。
がＯＦＦ（非導縄）であったと仮定する。トランジスタ
Ｔ２，Ｔ３のベース電位をＶｂ２，ＶはとするとＶｂ３
＜ＶＱである。またトランジスタＴ，，Ｔ４のベース電
位は基準電圧でこれをＶｒとする。保持時にはＶｂ３く
Ｖｂ２＜Ｖｒであるが、読み出しの時にはワード線Ｗ十
の電位を上げてＶＡ＜Ｖｒ＜Ｖｂ２とする。このとき上
下の電圧マージン（余裕）をバランスよく（ほぼひ等し
）とるためＶｒ：生牛デことする。このようにしてトラ
ンジスタＴ，を流れていた読み出し電流ＩＲ／Ｗはトラ
ンジスタＬと切換わるが、トランジスタＴ４を流れてい
た読み出し電流ＩＲ／Ｗはふそのままで変わらない。こ
うしてトランジスタＴ，，Ｌのコレクタ電流の変化によ
ってメモリセル１１の情報を知ることができる。次に貫
き込み動作について説明する。
書き込み時のワード線Ｗ＋の電位は読み出し時のそれと
同０ じにする。トランジスタＴ３をＯＦＦからＯＮに
することを考える。それにはダイオードＤ４の側の基準
電圧ＶＲを下げてトランジスタＴ４のベース電位を下げ
、これによりトランジスタＬのェミッタ電位を下げる。
このためトランジスタ丸のベータスェミツタ間電圧を大
きくしてトランジスタＴ３をＯＮにする。するとトラン
ジスタＴ３のコレクタ亀位、即ちトランジスタＬのベー
ス電位が下がり、トランジスタＴ２はＯＮからＯＦＦに
なる。そしてダイオードＤ４の側の基準電圧ＶＲをもと
にもどしてやることにより書き込み動作が終了する。以
上メモリ動作について述べたが、正確にメモリセルの情
報を知るためにはトランジスタＴ，とＬの各ベース電位
（参照用基準電圧）がトランジスタＬ，Ｔ３のベース電
位の間になければらならい。ところが従釆は基準電圧Ｖ
Ｒが直接トラン・ジスタＬ，Ｔ４のベース電位となって
いたためダイオードＤ２．Ｄ３の特性が製造ぱらつきや
温度変化などによって変化すると雑音余裕が減少し、極
端な場合にはトランジスタＴ，，Ｔ４の保持基準電圧Ｖ
ｒがトランジスタＴ２，Ｔ３の各ベース電圧Ｖｂ２とＶ
ｂの間からはずれてしまい、正常な動作が行えなくなる
。そこでこの欠点を解決するためにこの発明では読み出
し書き込み制御回路中にメモリセル１１の負荷ダイオー
ドＤ２，Ｄ３と同じダイオードと定電流回路からなる基
準電圧発生回路１３，１５を入れることによりダイオー
ド特性のばらつきが製造ロット間で発生しても、チップ
内でばらつきが少ない場合にはこれで補償できる。
同０ じにする。トランジスタＴ３をＯＦＦからＯＮに
することを考える。それにはダイオードＤ４の側の基準
電圧ＶＲを下げてトランジスタＴ４のベース電位を下げ
、これによりトランジスタＬのェミッタ電位を下げる。
このためトランジスタ丸のベータスェミツタ間電圧を大
きくしてトランジスタＴ３をＯＮにする。するとトラン
ジスタＴ３のコレクタ亀位、即ちトランジスタＬのベー
ス電位が下がり、トランジスタＴ２はＯＮからＯＦＦに
なる。そしてダイオードＤ４の側の基準電圧ＶＲをもと
にもどしてやることにより書き込み動作が終了する。以
上メモリ動作について述べたが、正確にメモリセルの情
報を知るためにはトランジスタＴ，とＬの各ベース電位
（参照用基準電圧）がトランジスタＬ，Ｔ３のベース電
位の間になければらならい。ところが従釆は基準電圧Ｖ
Ｒが直接トラン・ジスタＬ，Ｔ４のベース電位となって
いたためダイオードＤ２．Ｄ３の特性が製造ぱらつきや
温度変化などによって変化すると雑音余裕が減少し、極
端な場合にはトランジスタＴ，，Ｔ４の保持基準電圧Ｖ
ｒがトランジスタＴ２，Ｔ３の各ベース電圧Ｖｂ２とＶ
ｂの間からはずれてしまい、正常な動作が行えなくなる
。そこでこの欠点を解決するためにこの発明では読み出
し書き込み制御回路中にメモリセル１１の負荷ダイオー
ドＤ２，Ｄ３と同じダイオードと定電流回路からなる基
準電圧発生回路１３，１５を入れることによりダイオー
ド特性のばらつきが製造ロット間で発生しても、チップ
内でばらつきが少ない場合にはこれで補償できる。
その効果を第２図により説明する。第２図はダイオード
の電流電圧特性を示してある。
の電流電圧特性を示してある。
１Ｎ， ＩＦはそれぞれメモリセル１１のＯＮ側ＯＦＦ
側トランジスタのダイオードを流れる電流である。
側トランジスタのダイオードを流れる電流である。
そのときダイオードでの電圧降下をＶＮ，ＶＦとする。
また基準電圧ｌｒを流したときのダイオードの電圧降下
をＶｒとすると、ワード線Ｗ十の電位と基準電圧ＶＲと
が等しければ第２図のＶＮ＞Ｖｒ＞ＶＦの関係がそのま
まＶｂ２，Ｖｒ，Ｖｂ３の関係と置き換えられる。そし
て基準電圧Ｖｒの値は基準電流ｌｒによって独立に説定
できる。またダイオード特性がチップ間でばらついても
第２図に示すようにダイオードＤ３，Ｄ４のダイオード
特性も同様に変化するので、ＶＮ，Ｖｒ，ＶＦはいわば
平行に変化するので雑音余裕は常に同じに保たれる。こ
のように制御回路中にダイオード○３，Ｄ４と定亀流回
路を入れることによってダイオード特性のチップ間ばら
つきを補償し、常に基準電流ＶｒをＶＱとＶ広の中間に
設定することができる。第１図に示した読み出し書き込
み制御回路の具体例を第５図に対応する部分に同一符号
を付けて示す。
また基準電圧ｌｒを流したときのダイオードの電圧降下
をＶｒとすると、ワード線Ｗ十の電位と基準電圧ＶＲと
が等しければ第２図のＶＮ＞Ｖｒ＞ＶＦの関係がそのま
まＶｂ２，Ｖｒ，Ｖｂ３の関係と置き換えられる。そし
て基準電圧Ｖｒの値は基準電流ｌｒによって独立に説定
できる。またダイオード特性がチップ間でばらついても
第２図に示すようにダイオードＤ３，Ｄ４のダイオード
特性も同様に変化するので、ＶＮ，Ｖｒ，ＶＦはいわば
平行に変化するので雑音余裕は常に同じに保たれる。こ
のように制御回路中にダイオード○３，Ｄ４と定亀流回
路を入れることによってダイオード特性のチップ間ばら
つきを補償し、常に基準電流ＶｒをＶＱとＶ広の中間に
設定することができる。第１図に示した読み出し書き込
み制御回路の具体例を第５図に対応する部分に同一符号
を付けて示す。
従来の読み出し書き込み制御回路１８とメモリセル１１
の書き込み制御端子との間に基準電圧発生回路１３，１
５が挿入される。制御回路１８におて読み書き切換端子
１９に書き込み指令信号ＷＥを低レベルとして与えると
、トランジスタＴ５のベースが低レベルとなってこれが
○ＦＦし、そのエミツタによりトランジスタＴ６のベー
スが低レベルになる。よってトランジスタＬ，Ｔ７によ
りなる亀流切換回路２１はトランジスタＬ側がＯＮにな
り、トランジスタＴ８，Ｔ９よりなる鰭流切替回路２２
が動作可能な状態になる。この状態でデータ入力端子２
３に貫き込みデータが例えば高レベル“１”として与え
られると、トランジスタＴ，。がＯＮとなりそのヱミツ
タ出力によりトランジスタＴ９のベース電位がトランジ
スタＴ８のベースの基準電位ＶＲ２よりも上り、トラン
ジスタ〜がＯＮ‘こなる。トランジスタＴ９のコレクタ
電位が下り、これによりトランジスタＴ，．のコレクタ
電流が減少され、そのヱミッタ電位が下りこれは定電圧
回路２４により一定電圧、更に低下されてダイオードＤ
，に与れうれる。従ってトランジスタＴ，のベースまた
ェミッタの電位が下りトランジスタＴ２がＯＮとされ〆
モリセル１ １に“１”が貫き込まれる。データ入力端
子２３に低レベル“０てが与えられると、トランジスタ
Ｔ・ｏがＯＦＦ、トランジスタＴ８がＯＮとなり、トラ
ンジスタＴ舷のコレクタ電流が減少されそのェミッタ電
位が下り、これは定電圧回路２５により更に一定電圧下
げられてダイオードＤ４に与えられ、この結果トランジ
スタＴ３がＯＮとなってメモリセル１１に“０”が書き
込まれる。読み出し時には読み書き切替端子１９を高レ
ベルにしてトランジスタＴ５をＯＮとし、トランジスタ
ＬをＯＮ、トランジスタＴ７をＯＦＦとし、蝿流切替回
路２２を動作不能状態とし、トランジスタＴ，．，Ｔ泣
の各ベースに高電位を与えてダイオード○，，Ｄ４に高
電位を与える。
の書き込み制御端子との間に基準電圧発生回路１３，１
５が挿入される。制御回路１８におて読み書き切換端子
１９に書き込み指令信号ＷＥを低レベルとして与えると
、トランジスタＴ５のベースが低レベルとなってこれが
○ＦＦし、そのエミツタによりトランジスタＴ６のベー
スが低レベルになる。よってトランジスタＬ，Ｔ７によ
りなる亀流切換回路２１はトランジスタＬ側がＯＮにな
り、トランジスタＴ８，Ｔ９よりなる鰭流切替回路２２
が動作可能な状態になる。この状態でデータ入力端子２
３に貫き込みデータが例えば高レベル“１”として与え
られると、トランジスタＴ，。がＯＮとなりそのヱミツ
タ出力によりトランジスタＴ９のベース電位がトランジ
スタＴ８のベースの基準電位ＶＲ２よりも上り、トラン
ジスタ〜がＯＮ‘こなる。トランジスタＴ９のコレクタ
電位が下り、これによりトランジスタＴ，．のコレクタ
電流が減少され、そのヱミッタ電位が下りこれは定電圧
回路２４により一定電圧、更に低下されてダイオードＤ
，に与れうれる。従ってトランジスタＴ，のベースまた
ェミッタの電位が下りトランジスタＴ２がＯＮとされ〆
モリセル１ １に“１”が貫き込まれる。データ入力端
子２３に低レベル“０てが与えられると、トランジスタ
Ｔ・ｏがＯＦＦ、トランジスタＴ８がＯＮとなり、トラ
ンジスタＴ舷のコレクタ電流が減少されそのェミッタ電
位が下り、これは定電圧回路２５により更に一定電圧下
げられてダイオードＤ４に与えられ、この結果トランジ
スタＴ３がＯＮとなってメモリセル１１に“０”が書き
込まれる。読み出し時には読み書き切替端子１９を高レ
ベルにしてトランジスタＴ５をＯＮとし、トランジスタ
ＬをＯＮ、トランジスタＴ７をＯＦＦとし、蝿流切替回
路２２を動作不能状態とし、トランジスタＴ，．，Ｔ泣
の各ベースに高電位を与えてダイオード○，，Ｄ４に高
電位を与える。
なお２６〜２８は定電流回路であり、またこの例ではダ
イオードＤ，〜Ｄ４としてショトツキーダイオードを用
いた場合である。以上説明したように指数関数特性をも
つダイオードを負荷とするフリップフロップ形式のメモ
リセルを使用する際に、その読み出し書き込み制御回路
に負荷と同じ特性のダイオードを入れた回路を用いるこ
とによりダイオード特性の製造ばらつきや変動を補償で
きる。
イオードＤ，〜Ｄ４としてショトツキーダイオードを用
いた場合である。以上説明したように指数関数特性をも
つダイオードを負荷とするフリップフロップ形式のメモ
リセルを使用する際に、その読み出し書き込み制御回路
に負荷と同じ特性のダイオードを入れた回路を用いるこ
とによりダイオード特性の製造ばらつきや変動を補償で
きる。
第１図はこの発明による記憶装置の実施例を示す接続図
、第２図はダイオード特性のばらつきや変動を補償でき
る原理を説明するための電流電圧特性図、第３図はこの
発明による記憶装置の具体例を示す接続図である。 Ｄ，，Ｄ２，Ｄ３，Ｄ４：ダイオード、Ｔ，，Ｔ２，Ｔ
３，Ｌ：トランジスタ、１，，１２，１３，Ｌ，１５：
定電流回路、ＶＲ，，ＶＲ２，ＶＲ３，ＶＲ４：基準電
圧、１１：メモリセル、１３，１５：基準電圧発生回路
、１８：読み書き制御回路、１９：読み書き切替端子、
２３：データ入力端子。 オー図 ネ２図 ネ３図
、第２図はダイオード特性のばらつきや変動を補償でき
る原理を説明するための電流電圧特性図、第３図はこの
発明による記憶装置の具体例を示す接続図である。 Ｄ，，Ｄ２，Ｄ３，Ｄ４：ダイオード、Ｔ，，Ｔ２，Ｔ
３，Ｌ：トランジスタ、１，，１２，１３，Ｌ，１５：
定電流回路、ＶＲ，，ＶＲ２，ＶＲ３，ＶＲ４：基準電
圧、１１：メモリセル、１３，１５：基準電圧発生回路
、１８：読み書き制御回路、１９：読み書き切替端子、
２３：データ入力端子。 オー図 ネ２図 ネ３図
Claims (1)
- １ 指数関数的電流・電圧特性をもつダイオードを負荷
とするフリツプフロツプ形式のメモリセルの制御端子に
、読み書き制御回路の出力を与え、その出力電位を制御
することにより読み出し書込み制御を行うようにされた
記憶装置において、上記ダイオードと同一電流・電圧特
性のダイオード及び定電流回路の直流接続よりなる基準
電圧発生回路が上記メモリセルと制御回路との間に挿入
され、上記制御回路の出力により上記基準電圧発生回路
の発生出力電圧を制御し、この発生出力電圧が上記メモ
リセルの制御端子に与えられるようにしてなる記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55061586A JPS6020837B2 (ja) | 1980-05-09 | 1980-05-09 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55061586A JPS6020837B2 (ja) | 1980-05-09 | 1980-05-09 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56159894A JPS56159894A (en) | 1981-12-09 |
| JPS6020837B2 true JPS6020837B2 (ja) | 1985-05-23 |
Family
ID=13175389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55061586A Expired JPS6020837B2 (ja) | 1980-05-09 | 1980-05-09 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020837B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59203297A (ja) * | 1983-05-04 | 1984-11-17 | Hitachi Ltd | 半導体メモリ回路 |
| JPS60103584A (ja) * | 1983-11-11 | 1985-06-07 | Nec Corp | 半導体記憶回路 |
-
1980
- 1980-05-09 JP JP55061586A patent/JPS6020837B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56159894A (en) | 1981-12-09 |
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