JPS60238944A - トレ−ス用記憶装置 - Google Patents
トレ−ス用記憶装置Info
- Publication number
- JPS60238944A JPS60238944A JP59094478A JP9447884A JPS60238944A JP S60238944 A JPS60238944 A JP S60238944A JP 59094478 A JP59094478 A JP 59094478A JP 9447884 A JP9447884 A JP 9447884A JP S60238944 A JPS60238944 A JP S60238944A
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- JP
- Japan
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/348—Circuit details, i.e. tracer hardware
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/349—Performance evaluation by tracing or monitoring for interfaces, buses
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、中央演算装置（ＣＰＵ ）を有しプログラ
ムによって周期的に動作するトレース用記憶装置に関す
るものである。
ムによって周期的に動作するトレース用記憶装置に関す
るものである。
従来、この種トレース用記憶装置として第１図に示すも
のがあった。図において、１は制御装置内の中央演算装
置（以下ＣＰＵと略称）、２はそのＣＰＵ１とメモリや
入出力装置（図示せず）との間でデータの授受を行うた
めのデータバス、６はアドレスおよびコマンドバスで前
記両バスは制御装置に本来具備されている。１１は従来
のトレース用記憶装置、１２はトレース用データを記憶
するトレース用メモリ、１６は前記トレース用メモリ１
２のアドレスの一部を示す２進カウンタ、１４はアドレ
ス及びコマンドバス６より信号を受けてトレース用メモ
リ１２の動作並びに、前記２進カウンタ１６の計数を進
めるためのパルスを発生するアドレス変換回路である。
のがあった。図において、１は制御装置内の中央演算装
置（以下ＣＰＵと略称）、２はそのＣＰＵ１とメモリや
入出力装置（図示せず）との間でデータの授受を行うた
めのデータバス、６はアドレスおよびコマンドバスで前
記両バスは制御装置に本来具備されている。１１は従来
のトレース用記憶装置、１２はトレース用データを記憶
するトレース用メモリ、１６は前記トレース用メモリ１
２のアドレスの一部を示す２進カウンタ、１４はアドレ
ス及びコマンドバス６より信号を受けてトレース用メモ
リ１２の動作並びに、前記２進カウンタ１６の計数を進
めるためのパルスを発生するアドレス変換回路である。
次に第１図の動作について説明する。この種のトレース
用記憶装置は一般に制御装置全体の動作には影響を与え
ないように構成されている。すなわち、ＣＰＵ１が制御
演算を行なうためにメモリーや入出力装置に対してデー
タを入出力する時、そのデータがトレース用メモリー１
２に同時に記録されるように動作する。今、具体例とし
てＡ。
用記憶装置は一般に制御装置全体の動作には影響を与え
ないように構成されている。すなわち、ＣＰＵ１が制御
演算を行なうためにメモリーや入出力装置に対してデー
タを入出力する時、そのデータがトレース用メモリー１
２に同時に記録されるように動作する。今、具体例とし
てＡ。
Ｂ、０８種類のデータをトレースするものとすると、ア
ドレス変換回路１４はそれぞれ時々刻々の瞬時データ（
ＡＩ、 Ａｔ、 Ａｓ・ＡＮ） （Ｂ１． Ｂｔ、 Ｂ
ａ−Ｂ、）（ＣＩＩＣ！ｌＣ３・・・ＣＮ）ヲアドレス
及びコマンドバス２を介して受けアドレス値が前記デー
タＡ、Ｂ。
ドレス変換回路１４はそれぞれ時々刻々の瞬時データ（
ＡＩ、 Ａｔ、 Ａｓ・ＡＮ） （Ｂ１． Ｂｔ、 Ｂ
ａ−Ｂ、）（ＣＩＩＣ！ｌＣ３・・・ＣＮ）ヲアドレス
及びコマンドバス２を介して受けアドレス値が前記デー
タＡ、Ｂ。
Ｃのいずれかに対応するものであるときトレース用メモ
リ１２に対しデータの種類に対応した２進数の変換アド
レス１６を出力する。たとえばデータＡに対しては（０
，０）、データＢに対しては（０，１）、データＣに対
しては（１，０）等である。この時同時にトレース用メ
モリ１２に曹込みパルスを与えて、その時のデータバス
２上のデータ、すなわち前記Ａ、Ｂ、Ｃいずれがの瞬時
値を書き込む。従って、前記のデータＡ、Ｂ、Ｃの瞬時
値は、２進カウンタ１６の出力信号１５とアドレス変換
回路１４の出力信号１６との合成値によって示されるト
レース用メモリ１２のアドレスに書き込まれる。
リ１２に対しデータの種類に対応した２進数の変換アド
レス１６を出力する。たとえばデータＡに対しては（０
，０）、データＢに対しては（０，１）、データＣに対
しては（１，０）等である。この時同時にトレース用メ
モリ１２に曹込みパルスを与えて、その時のデータバス
２上のデータ、すなわち前記Ａ、Ｂ、Ｃいずれがの瞬時
値を書き込む。従って、前記のデータＡ、Ｂ、Ｃの瞬時
値は、２進カウンタ１６の出力信号１５とアドレス変換
回路１４の出力信号１６との合成値によって示されるト
レース用メモリ１２のアドレスに書き込まれる。
また、ＣＰＵ１による制御演算は周期的に行われるため
、データＡ、Ｂ、Ｃの瞬時データはたとえばｓ ＡＩ＋
Ｂｓ ＊ Ｃｓ ＊ ｋｔ ｍ Ｂ２ ｅ Ｃｔ ＃
Ａｓ”” ＡＮ＃ ＢＨ＋ ＯＮの順に書き込まれる
。このとき、同一種類のデータが同一メモリーのアドレ
スに書き込壕庇ないようにするために、ある１種類のデ
ータ、たとえばＣデータを書き込むたびに２進カウンタ
１６の計数を進めるようにアドレス変換回路１４より前
記の２進カウンタ１３に計数用のパルス出力信号を与え
る。２進カウンタ１６は最大値までカウントアツプする
と再び零に戻るため前記トレース用メモリ１２には現在
から過去にわたって最新のデータが常に記録されること
にｋる。
、データＡ、Ｂ、Ｃの瞬時データはたとえばｓ ＡＩ＋
Ｂｓ ＊ Ｃｓ ＊ ｋｔ ｍ Ｂ２ ｅ Ｃｔ ＃
Ａｓ”” ＡＮ＃ ＢＨ＋ ＯＮの順に書き込まれる
。このとき、同一種類のデータが同一メモリーのアドレ
スに書き込壕庇ないようにするために、ある１種類のデ
ータ、たとえばＣデータを書き込むたびに２進カウンタ
１６の計数を進めるようにアドレス変換回路１４より前
記の２進カウンタ１３に計数用のパルス出力信号を与え
る。２進カウンタ１６は最大値までカウントアツプする
と再び零に戻るため前記トレース用メモリ１２には現在
から過去にわたって最新のデータが常に記録されること
にｋる。
従来のトレース用記憶装置は以上のように構成されてい
るので、トレースできるデータの種類数はアドレス変換
回路出力１６のビット数で上限が定まり、その上限値よ
りもデータの種類数が少ない場合にはメモリの使用効率
が悪くなるという欠点があった。更に、各種データの書
込み周期が異なる場合には２進カウンタ１３の計数値を
最短周期のデータに合わせるか、異なる周期の数だけ同
種類のトレース用記憶装置を設ける必要があり、経済的
に高価となる等の欠点があった。
るので、トレースできるデータの種類数はアドレス変換
回路出力１６のビット数で上限が定まり、その上限値よ
りもデータの種類数が少ない場合にはメモリの使用効率
が悪くなるという欠点があった。更に、各種データの書
込み周期が異なる場合には２進カウンタ１３の計数値を
最短周期のデータに合わせるか、異なる周期の数だけ同
種類のトレース用記憶装置を設ける必要があり、経済的
に高価となる等の欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、マーキングビット、もしくはトレ
ース用メモリに書込むデータの種類に応じたコードな予
じめ決めておき該コードを瞬時データと同時にトレース
用メモリーに書込むことにより、限られたメモリ容量の
制御装置を高効率の利用法をもってデータトレースする
ことができるトレース用記憶装置を提供することを目的
とする。
めになされたもので、マーキングビット、もしくはトレ
ース用メモリに書込むデータの種類に応じたコードな予
じめ決めておき該コードを瞬時データと同時にトレース
用メモリーに書込むことにより、限られたメモリ容量の
制御装置を高効率の利用法をもってデータトレースする
ことができるトレース用記憶装置を提供することを目的
とする。
以下、この発明の一実施例を図について説明する。図中
、第１図と同一の部分は同一の符号をもって図示した第
２図において２１は本発明によるトレース用記憶装置、
２４はアドレス及びコマンドバス３より信号を受けてコ
ードまたはマーク信号２６と共にカウンタトリガパルス
２７および書込パルス２８を発生するアドレス変換回路
、２３はカウンタトリガパルス２７により計数し２進出
力値号２５を発生する２進カウンタ、２２はトレース用
メモリで２進カウンタからの２進出力値号２５をアドレ
スとし、データバス２のデータ、およびコードまたはマ
ーク信号２６を書込ノ曵ルス２８により書込む。
、第１図と同一の部分は同一の符号をもって図示した第
２図において２１は本発明によるトレース用記憶装置、
２４はアドレス及びコマンドバス３より信号を受けてコ
ードまたはマーク信号２６と共にカウンタトリガパルス
２７および書込パルス２８を発生するアドレス変換回路
、２３はカウンタトリガパルス２７により計数し２進出
力値号２５を発生する２進カウンタ、２２はトレース用
メモリで２進カウンタからの２進出力値号２５をアドレ
スとし、データバス２のデータ、およびコードまたはマ
ーク信号２６を書込ノ曵ルス２８により書込む。
次に第２図および第４図を参照して本発明の動作を以下
に説明する。
に説明する。
尚、被トレースデータは従来と同様にＡ、Ｂ。
Ｃの８種類のデータをトレースするものと仮定して進め
る。まず、ＣＰＵ１の入出力動作によってデータバス２
にトレースの対象となるデータＡ。
る。まず、ＣＰＵ１の入出力動作によってデータバス２
にトレースの対象となるデータＡ。
Ｂ、Ｃのいずれかが現われた時に、アドレス変換回路２
４はアドレス及びコマンドバス６の情報によりデータの
種類に応じたコードまたはマーク信号２６を発生し、そ
の直後に書込みパルス２８を発生する。この動作により
、カウンタの２進出力値号２５の示すメモリアドレスに
データバス２上のデータ及び前述のコードとが同時に１
ワードとして瞥き込まれる。その後アドレス変換回路２
４はカウンタトリガパルス２７を発生し、２進カウンタ
２６の計数を１つだけ歩進する。以上の動作を各トレー
スデータごとに行なう。次に第４図（ａｔはカウンタの
初期値が零でトレース書込みがデータＡから始まった時
のトレース用メモリ２２の内容を図示したものである。
４はアドレス及びコマンドバス６の情報によりデータの
種類に応じたコードまたはマーク信号２６を発生し、そ
の直後に書込みパルス２８を発生する。この動作により
、カウンタの２進出力値号２５の示すメモリアドレスに
データバス２上のデータ及び前述のコードとが同時に１
ワードとして瞥き込まれる。その後アドレス変換回路２
４はカウンタトリガパルス２７を発生し、２進カウンタ
２６の計数を１つだけ歩進する。以上の動作を各トレー
スデータごとに行なう。次に第４図（ａｔはカウンタの
初期値が零でトレース書込みがデータＡから始まった時
のトレース用メモリ２２の内容を図示したものである。
図では各データのコードをデータＡに対しては（０，０
）、データＢは（０，１）、データＣは（１，０）とし
て割り当てた場合を示している。このように各データが
発生順に記録されしかもデータの種類がコードと対応し
ているために、トレースデータ読出し再生時に容易にデ
ータを区別して扱うことができる。このデータトレース
の方法によればデータの種類の最大数はコードのビット
数で制限されるが、各データの周期がそれぞれ異なって
もコードによって区別でき、かつメモリ使用効率は１０
０％と無駄のない使用が可能となる。また、各データが
同一周期の場合にはコードを使用する代りに第４図（ｂ
ｌに示すように特定の１種類のデータにマークをつけて
記憶させることができる。第４図（ｂｌはデータＡに夫
々マークをつけた場合を示す。したがってマークの有無
によりデータの周期が区分され、同−周期内ではデータ
Ａを基準とした順番によりデータの種類が区別される。
）、データＢは（０，１）、データＣは（１，０）とし
て割り当てた場合を示している。このように各データが
発生順に記録されしかもデータの種類がコードと対応し
ているために、トレースデータ読出し再生時に容易にデ
ータを区別して扱うことができる。このデータトレース
の方法によればデータの種類の最大数はコードのビット
数で制限されるが、各データの周期がそれぞれ異なって
もコードによって区別でき、かつメモリ使用効率は１０
０％と無駄のない使用が可能となる。また、各データが
同一周期の場合にはコードを使用する代りに第４図（ｂ
ｌに示すように特定の１種類のデータにマークをつけて
記憶させることができる。第４図（ｂｌはデータＡに夫
々マークをつけた場合を示す。したがってマークの有無
によりデータの周期が区分され、同−周期内ではデータ
Ａを基準とした順番によりデータの種類が区別される。
この場合はデータの種類数の最大制限はなく、メモリ使
用効率も１００チである。
用効率も１００チである。
また、第８図には他の実施例を示す。図において６１は
他の構成によるトレース用記憶装置、３４はアドレス変
換回路でシフトレジスタまたはＦＩＦＯ（後述）６２に
対してデータを書込むためアドレス及びコマンドバス６
より信号を受け、コードまたはマーク信号６６及びシフ
ト書込みパルス６８を発生する。６２はシフトレジスタ
またはＦＩＦＯで内部データを出力方向にシフトすると
同時に新しいデータとしてデータバス２上のデータ、お
よびコードまたはマーク信号６６を入力し記憶する。
他の構成によるトレース用記憶装置、３４はアドレス変
換回路でシフトレジスタまたはＦＩＦＯ（後述）６２に
対してデータを書込むためアドレス及びコマンドバス６
より信号を受け、コードまたはマーク信号６６及びシフ
ト書込みパルス６８を発生する。６２はシフトレジスタ
またはＦＩＦＯで内部データを出力方向にシフトすると
同時に新しいデータとしてデータバス２上のデータ、お
よびコードまたはマーク信号６６を入力し記憶する。
シフトレジスタまたはＰＩＦＯ３２は内部にワード単位
で＃ｌから＃ＮまでのＮ個のレジスタを備えている。そ
して、＃Ｎのレジスタはデータ入力側に接続されており
、＃ｌレジスタはデータ出力側に接続されている。ここ
で、シフト書込パルス６８が与えられるとすべての内部
レジスタのデータは１つだけ番号の小さいレジスタへ移
動する。
で＃ｌから＃ＮまでのＮ個のレジスタを備えている。そ
して、＃Ｎのレジスタはデータ入力側に接続されており
、＃ｌレジスタはデータ出力側に接続されている。ここ
で、シフト書込パルス６８が与えられるとすべての内部
レジスタのデータは１つだけ番号の小さいレジスタへ移
動する。
その結果＃Ｎレジスタにはデータバス２上のデータが新
データとして入力され、＝＃ Ｍ （１＜Ｍ＜Ｎ ）の
レジスタのデータはＭ−１番目のレジスタへ移り、＃ｌ
レジスタのデータは消滅する。このため常に最も新しい
Ｎ個のデータが常に貯えられる。この場合アドレス用の
カウンタは不要である。なお３９はトレースデータ読出
し用のデータバスである。
データとして入力され、＝＃ Ｍ （１＜Ｍ＜Ｎ ）の
レジスタのデータはＭ−１番目のレジスタへ移り、＃ｌ
レジスタのデータは消滅する。このため常に最も新しい
Ｎ個のデータが常に貯えられる。この場合アドレス用の
カウンタは不要である。なお３９はトレースデータ読出
し用のデータバスである。
以上のようにこの発明によればトレースすべきデータに
応じたコードまたはマーキングビットを被トレースデー
タと共に瞬時に記憶するように回路構成したので、例え
ば−組のトレース用記憶装置でメモリ効率１００％の、
かつ異なる周期のデータを記憶することができる効果が
ある。また、記憶要素としてシフトレジスタまたはＦＩ
ＦＯを使用することにより２進カウンタを必要としない
で前記と同様の効果を得ると七ができる。
応じたコードまたはマーキングビットを被トレースデー
タと共に瞬時に記憶するように回路構成したので、例え
ば−組のトレース用記憶装置でメモリ効率１００％の、
かつ異なる周期のデータを記憶することができる効果が
ある。また、記憶要素としてシフトレジスタまたはＦＩ
ＦＯを使用することにより２進カウンタを必要としない
で前記と同様の効果を得ると七ができる。
第１図は従来のトレース用記憶装置を含む制御装置の一
部を示す回路図、第２図はこの発明の一実施例を示すト
レース用記憶装置を含む制御装置の一部を示す回路図、
第８図はこの発明の他の実施例を示す第２図同様の回路
図、第４図はこの発明のメモリ内データ格納の説明図で
ある。 １・・・中央演算装置（ＣＰＵ）、２・・・データバス
、６・・・アドレス及ヒコマンドバス、１１，２１．３
１・・・トレース用記憶装置、１２ 、２２・・・トレ
ース用メモリ、１６，２３・・・２進カウンタ、１４，
２４゜６４・・・アドレス変換回路、６２・・・シフト
レジスタまたはＦＩＦＯｏ 特許出願人 三菱電機株式会社 第１ｒＩ！Ｊ 第３図 メｔすγトルレス メ毛すプ一タ ２４４− メ毛リフ；り
部を示す回路図、第２図はこの発明の一実施例を示すト
レース用記憶装置を含む制御装置の一部を示す回路図、
第８図はこの発明の他の実施例を示す第２図同様の回路
図、第４図はこの発明のメモリ内データ格納の説明図で
ある。 １・・・中央演算装置（ＣＰＵ）、２・・・データバス
、６・・・アドレス及ヒコマンドバス、１１，２１．３
１・・・トレース用記憶装置、１２ 、２２・・・トレ
ース用メモリ、１６，２３・・・２進カウンタ、１４，
２４゜６４・・・アドレス変換回路、６２・・・シフト
レジスタまたはＦＩＦＯｏ 特許出願人 三菱電機株式会社 第１ｒＩ！Ｊ 第３図 メｔすγトルレス メ毛すプ一タ ２４４− メ毛リフ；り
Claims (2)
- （１）プログラムによって周期的にデータのトレース制
御動作なくシ返す中央演算装置を内蔵の制御装置と、前
記中央演算装置より出力されるアドレス信号およびコン
トロール信号に応答しコード信号と書込みパルスおよび
トリガ信号とを発生するパルス発生回路手段と前記中央
演算装置が入出力するデータ及び前記パルス発生回路手
段より発生する前記コー・ド信号とを前記書込みパルス
に応答して同時に記憶するトレース用メモリと前記トリ
ガ信号により計数を進め前記トレース用メモリのアドレ
ス信号を出力するカウンタとを備えたトレース用記憶装
置。 - （２）前記中央演算装置より出力されるアドレス信号お
よびコントロール信号に応答してコード信号と書込パル
ス信号とを発生するパルス発生回路手段と前記中央演算
装置が入出力するデータ及び前記パルス発生回路より発
生する前記コード信号とを前記書込みパルスに応答して
同時に記憶するためシフトレジスタまたはＦＩＦＯを備
えたことを特徴とする特許請求の範囲第１項記載のトレ
ース用記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094478A JPS60238944A (ja) | 1984-05-14 | 1984-05-14 | トレ−ス用記憶装置 |
| DE19853513834 DE3513834A1 (de) | 1984-05-14 | 1985-04-17 | Speichereinheit zum protokollieren von daten |
| US07/111,082 US4835675A (en) | 1984-05-14 | 1987-10-19 | Memory unit for data tracing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094478A JPS60238944A (ja) | 1984-05-14 | 1984-05-14 | トレ−ス用記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60238944A true JPS60238944A (ja) | 1985-11-27 |
Family
ID=14111383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094478A Pending JPS60238944A (ja) | 1984-05-14 | 1984-05-14 | トレ−ス用記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4835675A (ja) |
| JP (1) | JPS60238944A (ja) |
| DE (1) | DE3513834A1 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5127103A (en) * | 1987-10-14 | 1992-06-30 | North American Philips Corporation | Real-time tracing of dynamic local data in high level languages in the presence of process context switches |
| US5073968A (en) * | 1988-08-09 | 1991-12-17 | Hewlett-Packard Company | Method and apparatus for marking emulation analysis states |
| FR2717921B1 (fr) * | 1994-03-24 | 1996-06-21 | Texas Instruments France | Dispositif de gestion de conflit d'accès entre un CPU et des mémoires. |
| JP3074594B2 (ja) * | 1995-01-25 | 2000-08-07 | アンリツ株式会社 | 波形観測装置 |
| DE19544723C2 (de) * | 1995-11-30 | 1999-11-11 | Siemens Ag | Prozessor-Analysesystem |
| JP3443720B2 (ja) * | 1995-12-12 | 2003-09-08 | 株式会社日立製作所 | エミュレータ |
| JPH1078889A (ja) * | 1996-09-04 | 1998-03-24 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JP3542463B2 (ja) * | 1997-07-29 | 2004-07-14 | Ｎｅｃエレクトロニクス株式会社 | 集積回路装置、その動作制御方法 |
| US7287147B1 (en) | 2000-12-29 | 2007-10-23 | Mips Technologies, Inc. | Configurable co-processor interface |
| US7237090B1 (en) | 2000-12-29 | 2007-06-26 | Mips Technologies, Inc. | Configurable out-of-order data transfer in a coprocessor interface |
| US7134116B1 (en) | 2001-04-30 | 2006-11-07 | Mips Technologies, Inc. | External trace synchronization via periodic sampling |
| US7185234B1 (en) * | 2001-04-30 | 2007-02-27 | Mips Technologies, Inc. | Trace control from hardware and software |
| US7178133B1 (en) | 2001-04-30 | 2007-02-13 | Mips Technologies, Inc. | Trace control based on a characteristic of a processor's operating state |
| US7124072B1 (en) | 2001-04-30 | 2006-10-17 | Mips Technologies, Inc. | Program counter and data tracing from a multi-issue processor |
| US7168066B1 (en) | 2001-04-30 | 2007-01-23 | Mips Technologies, Inc. | Tracing out-of order load data |
| US7181728B1 (en) | 2001-04-30 | 2007-02-20 | Mips Technologies, Inc. | User controlled trace records |
| US7069544B1 (en) | 2001-04-30 | 2006-06-27 | Mips Technologies, Inc. | Dynamic selection of a compression algorithm for trace data |
| US7065675B1 (en) | 2001-05-08 | 2006-06-20 | Mips Technologies, Inc. | System and method for speeding up EJTAG block data transfers |
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