JPS5983253A - トレ−ス用記憶装置 - Google Patents
トレ−ス用記憶装置Info
- Publication number
- JPS5983253A JPS5983253A JP57194824A JP19482482A JPS5983253A JP S5983253 A JPS5983253 A JP S5983253A JP 57194824 A JP57194824 A JP 57194824A JP 19482482 A JP19482482 A JP 19482482A JP S5983253 A JPS5983253 A JP S5983253A
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- JP
- Japan
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- input
- cycle
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本軸明は、中央演算装置（均下、ＣＰＵと弥ず）がプロ
グラムによる周期的ｌｘ １１ｆＦ−に従って主記憶回
路又は入出方接１ｄとの間で授受を行なうデータ葡、最
新数周期に亘って＃ｆｔ’ｔｒ・配信するトレース用記
１息装置逆に関するもので、特に、装置の故１埴発生時
に４．己縁イ停止再生することにより原因を座前する診
断に、ｄＫ適用して最適なものに係わる。
グラムによる周期的ｌｘ １１ｆＦ−に従って主記憶回
路又は入出方接１ｄとの間で授受を行なうデータ葡、最
新数周期に亘って＃ｆｔ’ｔｒ・配信するトレース用記
１息装置逆に関するもので、特に、装置の故１埴発生時
に４．己縁イ停止再生することにより原因を座前する診
断に、ｄＫ適用して最適なものに係わる。
従来、ＣＰＵを有しプログラムにょっ′Ｃ周期的に動作
する制制装置の故瞳原囚の診回に用いしれるトレース用
記憶装置として、ＣＰＵが上記１．ｉφ、回１路や複数
の入出力装ｕｔに入出ブ］するデータを、予め作成され
１辷プログラムに従って！！顕・記ス、トする方法のも
のが。つた。
する制制装置の故瞳原囚の診回に用いしれるトレース用
記憶装置として、ＣＰＵが上記１．ｉφ、回１路や複数
の入出力装ｕｔに入出ブ］するデータを、予め作成され
１辷プログラムに従って！！顕・記ス、トする方法のも
のが。つた。
しかるに、係る装置でｔよトレース用記録畏恒へり曽込
み、及び、アドレス、史耕ｖよＣＰＵＩ／こよるグログ
ラム実費で行なわれているので、主演褥、動ｆ′βに係
る時間の仙、該誉込み動１′「告に係る実行時開を要し
、しかも、この実行時間はトレースする点数が多い程、
また、主制御演算の演算周期が短い稈、主演’Ａｉ動作
の負担となり、制術演算時間を圧迫するという欠点があ
った。
み、及び、アドレス、史耕ｖよＣＰＵＩ／こよるグログ
ラム実費で行なわれているので、主演褥、動ｆ′βに係
る時間の仙、該誉込み動１′「告に係る実行時開を要し
、しかも、この実行時間はトレースする点数が多い程、
また、主制御演算の演算周期が短い稈、主演’Ａｉ動作
の負担となり、制術演算時間を圧迫するという欠点があ
った。
本発明は、上記のような従来接置の欠点を除去するため
になされたもので、ＣＰＵが制御演算を行ない主記憶回
路又は入出力装置にデータを入出力する際、同時に、そ
のデータを自重１的にトレース用記憶悼１直に書込むよ
うにさせることで、診断中データの書込みに係るプログ
ラム、及び寿行時間が不要で、かつ、主制例演算の演算
速度に影響を与えないトレース用記憶装置謹の提供全目
的とする。
になされたもので、ＣＰＵが制御演算を行ない主記憶回
路又は入出力装置にデータを入出力する際、同時に、そ
のデータを自重１的にトレース用記憶悼１直に書込むよ
うにさせることで、診断中データの書込みに係るプログ
ラム、及び寿行時間が不要で、かつ、主制例演算の演算
速度に影響を与えないトレース用記憶装置謹の提供全目
的とする。
係る目的を達１反すべく、本発明では、トレース用記憶
装置を１ｍ制御演算動作の周期と同期してカウント動作
を行ない制＠動作の周期繰返回数の検出すぎ号を送出す
る周期回数検出回路と、ＣＦＵが主記憶回路の蝮数アド
レス又は複数の入出力１０１路の何れかを指定したこと
を検知し該指定に基づき各周期内におけるｆｌｔｌｌ制
段階の検出信号を送出する周期四段階検出回路、及び、
ｍ前記Ｍ期回数榛出イき一号と前記周期内段階検出イぎ
号とをアドレス入力し該周Ｎ１内段１９検出ヶ号の入フ
１時に入出力データをデータバスを介して人力し記憶す
る補助記憶回路とで構成したのである。
装置を１ｍ制御演算動作の周期と同期してカウント動作
を行ない制＠動作の周期繰返回数の検出すぎ号を送出す
る周期回数検出回路と、ＣＦＵが主記憶回路の蝮数アド
レス又は複数の入出力１０１路の何れかを指定したこと
を検知し該指定に基づき各周期内におけるｆｌｔｌｌ制
段階の検出信号を送出する周期四段階検出回路、及び、
ｍ前記Ｍ期回数榛出イき一号と前記周期内段階検出イぎ
号とをアドレス入力し該周Ｎ１内段１９検出ヶ号の入フ
１時に入出力データをデータバスを介して人力し記憶す
る補助記憶回路とで構成したのである。
ＦＪ下、本発明の一実施例を第１〜３図について説明す
る。この中、第１図はトレース用記憶装ｍｌを含む開梱
装置の構成図で、（１）は制御演算を実行するＣＰＵ、
＋２１はＣＰＵＴＩＩを動作させるプログラム、データ
等を格納する主記憶回路、（３）、（４）はそれぞれ入
出力装置、（５）はデータバス、（６）はアドレスバス
であり、ＣＰＵｆ１＋と、主記憶回路（２）又は入出力
Ｖ ｉｆ （３＋、（４）との間では、データバス（５
１を介してデータ転送が、゛またアドレスバス（６）ヲ
介してＣＰＬＩ［１１による指定アドレス等の授受が行
なわれるようになされている。また、（７）はデータバ
ス（５）およびアドレスバス（６）に接続され、第２図
にその詳細構成を示す本発明によるトレース用記憶装置
の一実施例である。係る第２図におけるトレース用記憶
装置（７）は、ＣＰＵ（１１のｉｆｉ制御演算回期と同
期したパルス５ＰＶｃ：よりカウント動作を行ないカウ
ント内容の２進数値Ｂ、を出力する周期回数検出回（酪
たる２進カウンタ（Ｌ４）と、王記憶同１路ｆ２１０ネ
カ斂アトＩ／ス又は人出力装置祿（３）％（４）の何れ
かをＣＰＵｆＨが和室しｌこことをアドレスバス−を介
し゛て梅出し、その指定に対応した２進数帥Ｂ。を出力
する周期四段階検出回路たる符号変換回路１・し及び、
上記画２１笛数イ的ＢＢ をアドレス入力し、データ
ノ（スｘ％ ｙ （５）を介して入力される上記データを記憶する補助記
憶回路、ｌＪとで構成されている。なお、・π３１ン１
に、イキる浦助記憶回路・４のアドレスバス次に上記４
ｍ成を有する図示実ノイ０例の動作について述べると、
第１図調成で成る制白［装置は入出力模１．ｄ Ｉ：＋
１、（４）を経ｄコして制御対象の状態を検出し、上記
憶仲１路（２）との間で情報の授受を行ないながら目’
４３１ｊ”個との差を縮めるような出力を？ｔｉ制御対
象に与え、該一連の動作金一定ｌｉ！Ｉ′１期で繰り返
し行なっている。この時、２進カウンタ、Ｈ工この一期
に同期して送出されるＳＰによって、計数を行ない一連
の割卵１動作が繰り返された回数を把え、繰返回数Ｂ、
全補助記憶回路４／４に送出する。なふ・、繰返回１ｉ
ｙ １３ の最大限Ｎは定められていて、これを越え
ると−またＯに戻って計防するように成されている。
る。この中、第１図はトレース用記憶装ｍｌを含む開梱
装置の構成図で、（１）は制御演算を実行するＣＰＵ、
＋２１はＣＰＵＴＩＩを動作させるプログラム、データ
等を格納する主記憶回路、（３）、（４）はそれぞれ入
出力装置、（５）はデータバス、（６）はアドレスバス
であり、ＣＰＵｆ１＋と、主記憶回路（２）又は入出力
Ｖ ｉｆ （３＋、（４）との間では、データバス（５
１を介してデータ転送が、゛またアドレスバス（６）ヲ
介してＣＰＬＩ［１１による指定アドレス等の授受が行
なわれるようになされている。また、（７）はデータバ
ス（５）およびアドレスバス（６）に接続され、第２図
にその詳細構成を示す本発明によるトレース用記憶装置
の一実施例である。係る第２図におけるトレース用記憶
装置（７）は、ＣＰＵ（１１のｉｆｉ制御演算回期と同
期したパルス５ＰＶｃ：よりカウント動作を行ないカウ
ント内容の２進数値Ｂ、を出力する周期回数検出回（酪
たる２進カウンタ（Ｌ４）と、王記憶同１路ｆ２１０ネ
カ斂アトＩ／ス又は人出力装置祿（３）％（４）の何れ
かをＣＰＵｆＨが和室しｌこことをアドレスバス−を介
し゛て梅出し、その指定に対応した２進数帥Ｂ。を出力
する周期四段階検出回路たる符号変換回路１・し及び、
上記画２１笛数イ的ＢＢ をアドレス入力し、データ
ノ（スｘ％ ｙ （５）を介して入力される上記データを記憶する補助記
憶回路、ｌＪとで構成されている。なお、・π３１ン１
に、イキる浦助記憶回路・４のアドレスバス次に上記４
ｍ成を有する図示実ノイ０例の動作について述べると、
第１図調成で成る制白［装置は入出力模１．ｄ Ｉ：＋
１、（４）を経ｄコして制御対象の状態を検出し、上記
憶仲１路（２）との間で情報の授受を行ないながら目’
４３１ｊ”個との差を縮めるような出力を？ｔｉ制御対
象に与え、該一連の動作金一定ｌｉ！Ｉ′１期で繰り返
し行なっている。この時、２進カウンタ、Ｈ工この一期
に同期して送出されるＳＰによって、計数を行ない一連
の割卵１動作が繰り返された回数を把え、繰返回数Ｂ、
全補助記憶回路４／４に送出する。なふ・、繰返回１ｉ
ｙ １３ の最大限Ｎは定められていて、これを越え
ると−またＯに戻って計防するように成されている。
他方、符号変換回路層は、ＣＰ Ｕ ［１１が制御動作
をするため主記憶回路（２）内のアドレス及び入出力装
ｊ音ｆ３１、（４）の中、データを入出力するもの全ア
ドレスバス（６）を介して指定したことを検出して該指
定内容に対応する２進コードＢ を補助記憶回路特定脣
地の指定段階に対しては Ｏで、入出力装置（３）の↑
ト定段階に対しては １で、入出力−１１（４＋の指定
段階に対しては ２ で表わして、係る２ 、４１：コ
ードＢ を補助記憶回路Ｉ７３に出力する。これら両２
進コードＢＢ を受イきした補助記憶回路２８ ％
ｙ ＋７３ではこれらコードをアドレス入７１ Ｌ、 ＣＰ
Ｕ（１１が上述の指定装置に入出力するデータ忙デー
タバス（５）より入力して記憶する。
をするため主記憶回路（２）内のアドレス及び入出力装
ｊ音ｆ３１、（４）の中、データを入出力するもの全ア
ドレスバス（６）を介して指定したことを検出して該指
定内容に対応する２進コードＢ を補助記憶回路特定脣
地の指定段階に対しては Ｏで、入出力装置（３）の↑
ト定段階に対しては １で、入出力−１１（４＋の指定
段階に対しては ２ で表わして、係る２ 、４１：コ
ードＢ を補助記憶回路Ｉ７３に出力する。これら両２
進コードＢＢ を受イきした補助記憶回路２８ ％
ｙ ＋７３ではこれらコードをアドレス入７１ Ｌ、 ＣＰ
Ｕ（１１が上述の指定装置に入出力するデータ忙デー
タバス（５）より入力して記憶する。
更に、この記憶（方法を、Ｘ−Ｙの２次元マトリックス
のアドレス構成を示し、Ｘｌｌｌ１が周期内段階に係る
２進コードＢ の値を表わすと共にＹ＠ｊが回期の繰返
回数に係る２進コードＢ の仙ｆｆ表わし、各マトリッ
クス要素に１ワードのデータを格納できる第３図の補助
記憶回路・；やを用いて詳述する。なお、Ｎ下の説明に
おいては、ＣＰ Ｕ ｆｉｌが制能ｌ演嘗ｔｉ’ｉ１ル
１ごとに主記憶回路（２）及び入出力装置（３）、（４
）に対して１回ずつデータバス（５）を通してデータを
入出７１することが前拵となっている。
のアドレス構成を示し、Ｘｌｌｌ１が周期内段階に係る
２進コードＢ の値を表わすと共にＹ＠ｊが回期の繰返
回数に係る２進コードＢ の仙ｆｆ表わし、各マトリッ
クス要素に１ワードのデータを格納できる第３図の補助
記憶回路・；やを用いて詳述する。なお、Ｎ下の説明に
おいては、ＣＰ Ｕ ｆｉｌが制能ｌ演嘗ｔｉ’ｉ１ル
１ごとに主記憶回路（２）及び入出力装置（３）、（４
）に対して１回ずつデータバス（５）を通してデータを
入出７１することが前拵となっている。
今、仮りに、ある制骨演α−周助において２進カウンタ
、１・υの値がＢ ＝０であるとし、その状態でＣＰＵ
（１１が主記憶、回路（２１の特電アドレスにデータを
入力（又は出力）シタとすると、アドレスバス（６）に
は、上記１意回路（２）の指定アドレスが、使方、デー
タバス（５）には入７′＋（又は出力）すべきデータが
覗れる。この時、符号変換回路・ｌ旧１その指定状シし
を犯」（で出力Ｂ 金Ｂ ：ｏとするのでデータｘ
Ｚ バス（５）上のデータはｔ由助ｇ己１話］口１路１．・
→のマトリックＣ）’Ｕｆｌ＋が入出力装置（３）に対
してデータ金人力（父は出力）する場合には、そのデー
タがデータバス（５）に現れると共に、人出力ｙ 置ｔ
ａｎτ示す指定がアドレスバス（６）に現れる。この時
、符号変換回路（／→は予めＷつた変声コードに従かい
Ｂｌケ出出力− し、データバス（５）上のデータはｄ）３図マトリック
ス要素（１，０）の位（ａに記憶される。同←１・に、
ＣＩ） Ｕ ［１１カ入出ＩＥ Ｗ ７１１ （４１に
７ｄｌ、 テ入プ１（又は出力）した場合にはそのデー
タはマトリックス要鉢（２゜０）の位置に記憶され、ｂ
Ｊ下、同様にして、１１Ｍ期内の各段階のデータがＢ−
、−０のアドレス上に更新記憶される。
、１・υの値がＢ ＝０であるとし、その状態でＣＰＵ
（１１が主記憶、回路（２１の特電アドレスにデータを
入力（又は出力）シタとすると、アドレスバス（６）に
は、上記１意回路（２）の指定アドレスが、使方、デー
タバス（５）には入７′＋（又は出力）すべきデータが
覗れる。この時、符号変換回路・ｌ旧１その指定状シし
を犯」（で出力Ｂ 金Ｂ ：ｏとするのでデータｘ
Ｚ バス（５）上のデータはｔ由助ｇ己１話］口１路１．・
→のマトリックＣ）’Ｕｆｌ＋が入出力装置（３）に対
してデータ金人力（父は出力）する場合には、そのデー
タがデータバス（５）に現れると共に、人出力ｙ 置ｔ
ａｎτ示す指定がアドレスバス（６）に現れる。この時
、符号変換回路（／→は予めＷつた変声コードに従かい
Ｂｌケ出出力− し、データバス（５）上のデータはｄ）３図マトリック
ス要素（１，０）の位（ａに記憶される。同←１・に、
ＣＩ） Ｕ ［１１カ入出ＩＥ Ｗ ７１１ （４１に
７ｄｌ、 テ入プ１（又は出力）した場合にはそのデー
タはマトリックス要鉢（２゜０）の位置に記憶され、ｂ
Ｊ下、同様にして、１１Ｍ期内の各段階のデータがＢ−
、−０のアドレス上に更新記憶される。
しかして、該周期の動作が終わると、２進カウれ、主記
憶回路（２）の特宇アドレス、入出力装置な（３）及び
入出力装置（４）等−に対するＣＰＵ（１１からの入力
（又は出７１）データがそれぞれ補助記憶回路、慢のマ
トリックス弗素（０，１，）、（１，１）及び（２，１
）居の位置に記憶され、この動作が各？ｌ１ｌｌ制演算
晋１ｔ１１毎に繰り返して行なわれる。なお、Ｂ７二Ｎ
の周期、即ち、Ｂ かとり得る最大限の（ｉｍｉの周期
が終わると、次の周期ではＢＯに戻す、コ一 のＢ、ｌ／、＝０の各マトリックス要素の内容が更豹・
、ｎ己＋ｌ；ｉされる。
憶回路（２）の特宇アドレス、入出力装置な（３）及び
入出力装置（４）等−に対するＣＰＵ（１１からの入力
（又は出７１）データがそれぞれ補助記憶回路、慢のマ
トリックス弗素（０，１，）、（１，１）及び（２，１
）居の位置に記憶され、この動作が各？ｌ１ｌｌ制演算
晋１ｔ１１毎に繰り返して行なわれる。なお、Ｂ７二Ｎ
の周期、即ち、Ｂ かとり得る最大限の（ｉｍｉの周期
が終わると、次の周期ではＢＯに戻す、コ一 のＢ、ｌ／、＝０の各マトリックス要素の内容が更豹・
、ｎ己＋ｌ；ｉされる。
このようにして、Ｂ＝＝０からＭまでの１周ルー内の（
Ｍ＋１）段階のデータが最新の（Ｎ＋１）周彬１に亘っ
て補助記憶回路１７３に格納され、割引装置に異常か発
生し、ｔとしてもデータを再現１でさ、異常診断に用い
ることができるのである。
Ｍ＋１）段階のデータが最新の（Ｎ＋１）周彬１に亘っ
て補助記憶回路１７３に格納され、割引装置に異常か発
生し、ｔとしてもデータを再現１でさ、異常診断に用い
ることができるのである。
なお、かかる再現の一方法として？ま、まず、次ｔｉ（
Ｊ ＃（＃ ＋１＝を停屯し、次いて、停止面における
２進カウンタｌ／Ｉ）の値Ｂ＝４からパルス俳号ＳＰと
は別個の図示しないパルスイ吉号で１つづつ計数を進め
て補助記憶回路（、・４の格納データを読み出す方法が
考えられ、この方法によれば、Ｂ−、ｙ＋１、ｖ＋２゜
− −・・、Ｎ、０，１・・・ｙの順に過去（Ｎ＋１）周期
分のデータが再現できる。
Ｊ ＃（＃ ＋１＝を停屯し、次いて、停止面における
２進カウンタｌ／Ｉ）の値Ｂ＝４からパルス俳号ＳＰと
は別個の図示しないパルスイ吉号で１つづつ計数を進め
て補助記憶回路（、・４の格納データを読み出す方法が
考えられ、この方法によれば、Ｂ−、ｙ＋１、ｖ＋２゜
− −・・、Ｎ、０，１・・・ｙの順に過去（Ｎ＋１）周期
分のデータが再現できる。
上記実施例ではパルス信号ＳＰの発生ｌイミンか１制能
１演ｑ１周助の最後の入力（又は出力）が←なわれる時
点であったが、バルスイき号ＳＰの周期が制能１演算円
期と同期する限り制剃演鐘周期の途中の入力１縫点であ
っても良いことは明白である。
１演ｑ１周助の最後の入力（又は出力）が←なわれる時
点であったが、バルスイき号ＳＰの周期が制能１演算円
期と同期する限り制剃演鐘周期の途中の入力１縫点であ
っても良いことは明白である。
以上のように、本発明によれ（Ｉよ、ＣＰＵがＨｌｌ
ｍｌ演ａ−を？ゴなって上記憶回１烙又ｔ」、入出力装
置にデータを入出）１する際、同時にそのデータを自動
的にトレース用記憶装置ｉｔ Ｋ書込むようにさ４？
ｊ（ので、診断用データの書込鼻に係るプログラム、及
ヒ実竹時間が不要で、かつ、主１ｌｉｌ’蘭１演話の演
９速朋に１神を力えないという効果と共に、演ａ′周期
と同期して記録されるためトレースするデータが時間的
に等ｒｒｉ）隔になって再生時に数１ｔＭ ｍ１分のデ
ータの時間関係が正面に把えられるという／ｄ＋ Ｍｔ
金消する。
ｍｌ演ａ−を？ゴなって上記憶回１烙又ｔ」、入出力装
置にデータを入出）１する際、同時にそのデータを自動
的にトレース用記憶装置ｉｔ Ｋ書込むようにさ４？
ｊ（ので、診断用データの書込鼻に係るプログラム、及
ヒ実竹時間が不要で、かつ、主１ｌｉｌ’蘭１演話の演
９速朋に１神を力えないという効果と共に、演ａ′周期
と同期して記録されるためトレースするデータが時間的
に等ｒｒｉ）隔になって再生時に数１ｔＭ ｍ１分のデ
ータの時間関係が正面に把えられるという／ｄ＋ Ｍｔ
金消する。
填１図は本弁明のトレース用記憶装置を具（＋ｉｆ＋す
る■出御装置ばを示すブロック図、ａ＜ ２し１は本弁
明の一実か【１例によるトレース用記憶狭１４を示すブ
ロック図１、第３図１は第２し１のトレース用１１己１
．−税直に１糸る補助記憶回路のアドレス構成を図式化
したし明補助しｊである。 （１）：中央演算装置（ＣＰＵ）、（２）：主記憶回路
、（３）、（４）二人出力装置、（７）ニドレース用ｄ
己１．叡Ｉ裂１度、（ｌ〃：周期回数検出回路（２Ｊカ
ウンタ）、（７Ｊ：周期内段階検出回路（符号変換器）
、（７Ｊ：補助ｄピ憶回路。 なお、図中、同一符号パ・よ同−ＲＩＳ分を示す。 代理１人 葛 町 信 − Ｍ１図 第２１ 第３図
る■出御装置ばを示すブロック図、ａ＜ ２し１は本弁
明の一実か【１例によるトレース用記憶狭１４を示すブ
ロック図１、第３図１は第２し１のトレース用１１己１
．−税直に１糸る補助記憶回路のアドレス構成を図式化
したし明補助しｊである。 （１）：中央演算装置（ＣＰＵ）、（２）：主記憶回路
、（３）、（４）二人出力装置、（７）ニドレース用ｄ
己１．叡Ｉ裂１度、（ｌ〃：周期回数検出回路（２Ｊカ
ウンタ）、（７Ｊ：周期内段階検出回路（符号変換器）
、（７Ｊ：補助ｄピ憶回路。 なお、図中、同一符号パ・よ同−ＲＩＳ分を示す。 代理１人 葛 町 信 − Ｍ１図 第２１ 第３図
Claims (1)
- 中央演算装置がプログラムに従かい周期的な制御演算動
作を遂行した場合に、主記憶回路又は複数の入出力装置
４に＝Ｍ−と上記中央演算装置との間で授受されるデー
タを最新の数周期に亘って逐次記録するトレース用記憶
装置において、上記制御演算動作の周期と同期してカウ
ント動作を行ない制御動作の周期繰返回数の検出信号を
送出する周期回数検出回路と、上記中央演算装置が上記
主記憶回路の複数アドレス又は複数の入出力回路の倒れ
かを指定したことを検知し該指定に基づき各周期内にお
ける制佃段階の検出信号を送出する周期内段階検出回路
、及び、上記１期回敬検出信号と上記周期内段階検出信
号とをアドレス人力し該周期内段階検出信号の人力時に
上記授受データをデータバスを介して記憶する補助記憶
回路とで舛成したことを特徴とするトレース用記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194824A JPS5983253A (ja) | 1982-11-04 | 1982-11-04 | トレ−ス用記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194824A JPS5983253A (ja) | 1982-11-04 | 1982-11-04 | トレ−ス用記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5983253A true JPS5983253A (ja) | 1984-05-14 |
| JPS6360426B2 JPS6360426B2 (ja) | 1988-11-24 |
Family
ID=16330858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194824A Granted JPS5983253A (ja) | 1982-11-04 | 1982-11-04 | トレ−ス用記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5983253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3513834A1 (de) * | 1984-05-14 | 1985-11-14 | Mitsubishi Denki K.K., Tokio/Tokyo | Speichereinheit zum protokollieren von daten |
-
1982
- 1982-11-04 JP JP57194824A patent/JPS5983253A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3513834A1 (de) * | 1984-05-14 | 1985-11-14 | Mitsubishi Denki K.K., Tokio/Tokyo | Speichereinheit zum protokollieren von daten |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6360426B2 (ja) | 1988-11-24 |
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