JPS60238964A - デ−タ保持回路の制御装置 - Google Patents
デ−タ保持回路の制御装置Info
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- JPS60238964A JPS60238964A JP59095013A JP9501384A JPS60238964A JP S60238964 A JPS60238964 A JP S60238964A JP 59095013 A JP59095013 A JP 59095013A JP 9501384 A JP9501384 A JP 9501384A JP S60238964 A JPS60238964 A JP S60238964A
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロコンピュータを用いたデータ保持回路
の制御装置に関するものである。
の制御装置に関するものである。
従来例の構成とその問題点
近年、マイクロコンピュータの周辺には、データ出力や
入力を保持するため、外部データ保持回路が頻繁に使用
されている。また、入出力を拡張２べ一１′ する目的で１時分割信号を用いて入力の読み込みや多け
た数字表示体等の装置を制量する方法が用いられている
。
入力を保持するため、外部データ保持回路が頻繁に使用
されている。また、入出力を拡張２べ一１′ する目的で１時分割信号を用いて入力の読み込みや多け
た数字表示体等の装置を制量する方法が用いられている
。
以下に従来のデータ保持回路の制（財）装置について説
明する。
明する。
第１図は従来のデータ保持回路の制御装置のブロック図
である。１に、４ビツトの１チツプマイクロコンピユー
タで、内部にＲＡＭ、ＲＯＭ、ＣＰＵ。
である。１に、４ビツトの１チツプマイクロコンピユー
タで、内部にＲＡＭ、ＲＯＭ、ＣＰＵ。
入出力ボートを内蔵している。２は、７セグメント表示
素子よりなる４桁の表示体である。３，４゜６．６は４
ビツトのデータ保持回路である。７゜８．９．１０は前
記データ保持回路で保持される４ビツトのデータにより
制御される外部装置の駆動回路である。１１．１２は表
示体の駆動回路である。Ａ−Ｄは出力ポートで１人はス
キャン信号出力、Ｂ［７セグメントのデータ出力、 ｃ
Ｖｆ、データ保持回路３，４，５．６のデータ保持のタ
イミングを与えるクロックパルス信号出力％Ｄ ｉｄ
４ビツトのデータ出力をそれぞれ出力するように構成さ
れている。
素子よりなる４桁の表示体である。３，４゜６．６は４
ビツトのデータ保持回路である。７゜８．９．１０は前
記データ保持回路で保持される４ビツトのデータにより
制御される外部装置の駆動回路である。１１．１２は表
示体の駆動回路である。Ａ−Ｄは出力ポートで１人はス
キャン信号出力、Ｂ［７セグメントのデータ出力、 ｃ
Ｖｆ、データ保持回路３，４，５．６のデータ保持のタ
イミングを与えるクロックパルス信号出力％Ｄ ｉｄ
４ビツトのデータ出力をそれぞれ出力するように構成さ
れている。
３・・−
以上のように構成された従来のデータ保持回路の制（財
）装置について、以下その動作について説明する。まず
、表示体制御部について説明する。人出力ボートからは
１時分割で表示体２の桁を指定しているスキャン信号が
出力され、駆動回路１２を経て１表示体２へ入力されて
いる。このパルスがハイレベルのタイミングで入力され
たＢ出力ポートの７セグメントのデータにより指定され
る表示素子が発光する。次に、データ保持回路側脚部に
ついて説明する。Ｃ出力ポートの出力は、データ保持回
路３，４，５．６にデータ保持のタイミングを与えるも
ので、必要に応じて、ハイレベル、６るいはローレベル
となるクロックパルス出力である。データ保持回路３，
４，５，６は、Ｃ出力ポートからのパルスの立上り％あ
るいは立下りで。
）装置について、以下その動作について説明する。まず
、表示体制御部について説明する。人出力ボートからは
１時分割で表示体２の桁を指定しているスキャン信号が
出力され、駆動回路１２を経て１表示体２へ入力されて
いる。このパルスがハイレベルのタイミングで入力され
たＢ出力ポートの７セグメントのデータにより指定され
る表示素子が発光する。次に、データ保持回路側脚部に
ついて説明する。Ｃ出力ポートの出力は、データ保持回
路３，４，５．６にデータ保持のタイミングを与えるも
ので、必要に応じて、ハイレベル、６るいはローレベル
となるクロックパルス出力である。データ保持回路３，
４，５，６は、Ｃ出力ポートからのパルスの立上り％あ
るいは立下りで。
Ｄ出力ボートからの４ビツトのデータを保持するもので
、それぞれ外部装置の駆動回路７ 、８ 、９゜１０を
制御している。
、それぞれ外部装置の駆動回路７ 、８ 、９゜１０を
制御している。
第２図は、データ保持回路３，４，５．６にデータ保持
のタイミングを与えるＣ出力ポートからのクロックパル
ス出力Ｃ−１、Ｃ−２、Ｃ−３。
のタイミングを与えるＣ出力ポートからのクロックパル
ス出力Ｃ−１、Ｃ−２、Ｃ−３。
Ｃ３−４とＤ出力ボートからのデータ出力Ｄ−１゜Ｄ−
２、Ｄ−３、Ｄ−４の関係を示すタイミングチャートの
１例である。タロツクパルスの立下りでデータが保持さ
れる場合には、クロックパルス出力Ｃ−１の立下りの時
のＤ出力ボートのデータ（ｏ、ｏ、ｏ、１）がデータ保
持回路３で保持される。同様にクロックパルス出力ｃ−
２，Ｃ−３゜ｃ−４のそれぞれの立下りの時のデータ（
１，１゜０．０）、（１，０，１、Ｏ）、（０，１，０
゜１）がデータ保持回路４，５．６で保持されることに
なる。
２、Ｄ−３、Ｄ−４の関係を示すタイミングチャートの
１例である。タロツクパルスの立下りでデータが保持さ
れる場合には、クロックパルス出力Ｃ−１の立下りの時
のＤ出力ボートのデータ（ｏ、ｏ、ｏ、１）がデータ保
持回路３で保持される。同様にクロックパルス出力ｃ−
２，Ｃ−３゜ｃ−４のそれぞれの立下りの時のデータ（
１，１゜０．０）、（１，０，１、Ｏ）、（０，１，０
゜１）がデータ保持回路４，５．６で保持されることに
なる。
しかしながら、上記のような構成では、出力ホートラ多
数必要とするので、出力ポートの不足、あるいは１回路
が煩雑になる等の問題点を有していた。
数必要とするので、出力ポートの不足、あるいは１回路
が煩雑になる等の問題点を有していた。
発明の目的
本発明は、上記従来の問題点を解消するもので。
表示体の桁信号を与える時分割出力信号をデータ保持回
路のデータ保持制御用出力信号と共用する５ぺ、／ ことにより、少ない入出力ボートで構成されるマイクロ
コンピュータによるデータ保持回路の制御ｆｉ１装置を
提供することを目的とする。
路のデータ保持制御用出力信号と共用する５ぺ、／ ことにより、少ない入出力ボートで構成されるマイクロ
コンピュータによるデータ保持回路の制御ｆｉ１装置を
提供することを目的とする。
発明の構成
本発明は、入力の読み込みを時分割で行ない。
多桁表示体等の外部装置を時分割で制御する時分割出力
信号と、外部のデータ保持回路へのデータ出力信号と、
その外部のデータ保持回路への保持のタイミングを与え
る保持制御用出力信号とを発生するマイクロコンピュー
タを備え、前記時分割出力信号と保持制御用出力信号と
を共用することにより、少ない入出力ボートで構成でき
るようにしたものである。
信号と、外部のデータ保持回路へのデータ出力信号と、
その外部のデータ保持回路への保持のタイミングを与え
る保持制御用出力信号とを発生するマイクロコンピュー
タを備え、前記時分割出力信号と保持制御用出力信号と
を共用することにより、少ない入出力ボートで構成でき
るようにしたものである。
実施例の説明
第３図は、本発明の実施例であるマイクロコンピュータ
によるデータ保持回路の制御装置のブロック図である。
によるデータ保持回路の制御装置のブロック図である。
第３図において％１は４ビツト１チツプマイクロコンビ
ユータテ、内部ｖｃＲＡＭ、ＲＯＭ、ＯＰυ。
ユータテ、内部ｖｃＲＡＭ、ＲＯＭ、ＯＰυ。
入出力ボートを内蔵している。２は７セグメント６・＼
゛ 表示素子よりなる４桁の表示体である。３，４゜５．６
は％４ビットのデータ保持回路である。７゜８．９．１
０は、データ保持回路により保持される４ビツトのデー
タで制御される外部装置（例：モータ１表示体、プラン
ジャー）の駆動回路である。Ａ、Ｂ、Ｄはマイクロコン
ピュータの出力ポートである。人出力ポートハ１表示体
２を時分割で制御するスキャン信号出力であると同時に
データ保持回路３，４，５．６にデータ保持のタイミン
グを与えるクロックパルス出力である。Ｂ出力ボートは
７セグメント表示用のデータ信号出力。
゛ 表示素子よりなる４桁の表示体である。３，４゜５．６
は％４ビットのデータ保持回路である。７゜８．９．１
０は、データ保持回路により保持される４ビツトのデー
タで制御される外部装置（例：モータ１表示体、プラン
ジャー）の駆動回路である。Ａ、Ｂ、Ｄはマイクロコン
ピュータの出力ポートである。人出力ポートハ１表示体
２を時分割で制御するスキャン信号出力であると同時に
データ保持回路３，４，５．６にデータ保持のタイミン
グを与えるクロックパルス出力である。Ｂ出力ボートは
７セグメント表示用のデータ信号出力。
Ｄ出力ポートは、データ保持回路で保持されるデータ信
号出力をそれぞれ出力するように構成されている。
号出力をそれぞれ出力するように構成されている。
以上のように構成された本実施例のマイクロコンピュー
タによるデータ保持回路の制御装置について、以下その
動作を説明する。
タによるデータ保持回路の制御装置について、以下その
動作を説明する。
まず１人出力ボートからのスキャン信号出力は駆動回路
１２を経て、表示体２の桁信号を与え。
１２を経て、表示体２の桁信号を与え。
かつ、データ保持回路３，４，５．６にデータ保７Ｉ＼
−゛ 持指令を与える。
−゛ 持指令を与える。
第４図は１人出力ポートからのスキャン信号出力Ａ−１
、Ａ−２、Ａ−３、Ａ−４とＤ出力ポートのデータ出力
Ｄ−１、Ｄ−２、Ｄ−３、Ｄ−４の関係を示すタイミン
グチャートである。スキャン信号の立下りでデータが保
持される場合には、Ａ−１、Ａ−２、Ａ−３、ム−４の
それぞれのパルスの立下りの時のＤ出力ポートのデータ
が、データ保持回路で保持される。人−１の立下りのタ
イミングでは、Ｄ出力ボートのデータ（０，１゜０．１
）が保持される。同様に人−２の立下りのタイミングで
Ｕ、Ｄ出力ポートのデータ（１，０゜１、ｏ）が％ Ａ
−３の立下りのタイミングでは。
、Ａ−２、Ａ−３、Ａ−４とＤ出力ポートのデータ出力
Ｄ−１、Ｄ−２、Ｄ−３、Ｄ−４の関係を示すタイミン
グチャートである。スキャン信号の立下りでデータが保
持される場合には、Ａ−１、Ａ−２、Ａ−３、ム−４の
それぞれのパルスの立下りの時のＤ出力ポートのデータ
が、データ保持回路で保持される。人−１の立下りのタ
イミングでは、Ｄ出力ボートのデータ（０，１゜０．１
）が保持される。同様に人−２の立下りのタイミングで
Ｕ、Ｄ出力ポートのデータ（１，０゜１、ｏ）が％ Ａ
−３の立下りのタイミングでは。
Ｄ出力ボートのデータ（ｏ、ｏ、ｏ、１）が、ム−４の
立下りのタイミングでは、Ｄ出力ポートのデータ（１，
１，ｏ、Ｏ）がそれぞれ保持される。
立下りのタイミングでは、Ｄ出力ポートのデータ（１，
１，ｏ、Ｏ）がそれぞれ保持される。
このようにして、保持されたデータ保持回路の出力によ
り、第３図の外部装置の駆動回路７，８゜９．１ｏを制
（財）している。
り、第３図の外部装置の駆動回路７，８゜９．１ｏを制
（財）している。
以上のように１本実施例によれば、表示体の桁信号を与
える時分割されたスキャン信号出力と外部データ保持回
路にデータ保持のタイミングを与えるクロックパルス出
力を共用することにより、少ない入出力ボートで外部デ
ータ保持回路の側脚装置を構成でき、非常に有益である
。
える時分割されたスキャン信号出力と外部データ保持回
路にデータ保持のタイミングを与えるクロックパルス出
力を共用することにより、少ない入出力ボートで外部デ
ータ保持回路の側脚装置を構成でき、非常に有益である
。
発明の効果
本発明は、時分割で外部装置を制菌する出力信号と、外
部データ保持回路のデータ保持のタイミングを与える制
御用出力信号を共用することにより、より少ない入出力
ポートで構成されるマイクロコンピュータによる外部デ
ータ保持回路の制（財）装置を提供できるものである。
部データ保持回路のデータ保持のタイミングを与える制
御用出力信号を共用することにより、より少ない入出力
ポートで構成されるマイクロコンピュータによる外部デ
ータ保持回路の制（財）装置を提供できるものである。
第１図は従来のデータ保持回路の制御装置のブロック図
、第２図は従来例の動作説明のためのタイミング波形図
、第３図は本発明の一実施例であるデータ保持回路の制
御装置のブロック図、第４図は本発明の動作説明のため
のタイミング波形図である。 １・・・・・・マイクロコンピュータ、２・・・・・・
表示体。 ９・＼− ３，４，５，６・・・・・・データ保持回路、７，８，
９゜１ｏ・・・・・・外部装置の駆動回路、１１．１２
・・・・・・表示体の駆動回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ＠３図 第４図 の ρ−４ ］、 １
、第２図は従来例の動作説明のためのタイミング波形図
、第３図は本発明の一実施例であるデータ保持回路の制
御装置のブロック図、第４図は本発明の動作説明のため
のタイミング波形図である。 １・・・・・・マイクロコンピュータ、２・・・・・・
表示体。 ９・＼− ３，４，５，６・・・・・・データ保持回路、７，８，
９゜１ｏ・・・・・・外部装置の駆動回路、１１．１２
・・・・・・表示体の駆動回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ＠３図 第４図 の ρ−４ ］、 １
Claims (1)
- 【特許請求の範囲】 入力の読み込みを時分割で行ない、多桁表示体等の外部
装置を時分割で制御する時分割出力信号と、外部のデー
タ保持回路へのデータ出力信号と。 その外部のデータ保持回路へ保持のタイミングを与える
保持制御用出力信号とを発生するマイクロコンピュータ
を備え、前記時分割出力信号と保持制御用出力信号とを
共用することを特徴とするデータ保持回路の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59095013A JPS60238964A (ja) | 1984-05-11 | 1984-05-11 | デ−タ保持回路の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59095013A JPS60238964A (ja) | 1984-05-11 | 1984-05-11 | デ−タ保持回路の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60238964A true JPS60238964A (ja) | 1985-11-27 |
Family
ID=14126095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59095013A Pending JPS60238964A (ja) | 1984-05-11 | 1984-05-11 | デ−タ保持回路の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60238964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0163146U (ja) * | 1987-10-14 | 1989-04-24 |
-
1984
- 1984-05-11 JP JP59095013A patent/JPS60238964A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0163146U (ja) * | 1987-10-14 | 1989-04-24 |
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