JPH0351928A - システムリセット回路 - Google Patents
システムリセット回路Info
- Publication number
- JPH0351928A JPH0351928A JP1186019A JP18601989A JPH0351928A JP H0351928 A JPH0351928 A JP H0351928A JP 1186019 A JP1186019 A JP 1186019A JP 18601989 A JP18601989 A JP 18601989A JP H0351928 A JPH0351928 A JP H0351928A
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- JP
- Japan
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- output
- reset
- port
- cpu
- circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野］
本発明は、中央処理装置及びリセットにより非アクティ
ブとなる入出力ポートを設けたシステムのリセット回路
に関する。
ブとなる入出力ポートを設けたシステムのリセット回路
に関する。
［従来の技術コ
従来、この種のシステムとしては、第３図に示すものが
知られている。これは制御部本体を構成するＣＰＵ （
中央処理装置）１、このＣＰＵＩが各部を制御するため
のプログラムデータが格納されたＲＯＭ （リード●オ
ンリー●メモリ）２、処理データを一時格納するメモリ
等が設けられたＲＡＭ （ランタム・アクセス・メモリ
）３、リセットにより非アクティブとなるＩ／Ｏ（入出
力）ポート４を設け、それぞれバスライン５を介して接
続している。
知られている。これは制御部本体を構成するＣＰＵ （
中央処理装置）１、このＣＰＵＩが各部を制御するため
のプログラムデータが格納されたＲＯＭ （リード●オ
ンリー●メモリ）２、処理データを一時格納するメモリ
等が設けられたＲＡＭ （ランタム・アクセス・メモリ
）３、リセットにより非アクティブとなるＩ／Ｏ（入出
力）ポート４を設け、それぞれバスライン５を介して接
続している。
前記Ｉ／Ｏポート４にはソレノイド６を駆動するソレノ
イド駆動回路７及びモータ８を駆動するモータ駆動回路
９がそれぞれ接続されている。
イド駆動回路７及びモータ８を駆動するモータ駆動回路
９がそれぞれ接続されている。
そして直流電源１０にリセットＩＣＩＩを接続し、その
リセットＩＣＩＩの出力端子をＣＰＵＩのリセット端子
及びＩ／Ｏポートのリセット端子に接続している。
リセットＩＣＩＩの出力端子をＣＰＵＩのリセット端子
及びＩ／Ｏポートのリセット端子に接続している。
この回路においては、電源１ｏの投入時リセットＩＣ１
１は電源電圧が所定レベル以上に立上るまでは出力端子
からローレベルな信号を出力してＣＰＵＩ及びＩ／Ｏポ
ート４をリセット状態に保持させ、電源電圧が所定レベ
ル以上に立上ると出力端子からハイレベルな信号を出力
してＣＰＵＩ及びＩ／Ｏポート４のリセット状態を解除
するようになっている。
１は電源電圧が所定レベル以上に立上るまでは出力端子
からローレベルな信号を出力してＣＰＵＩ及びＩ／Ｏポ
ート４をリセット状態に保持させ、電源電圧が所定レベ
ル以上に立上ると出力端子からハイレベルな信号を出力
してＣＰＵＩ及びＩ／Ｏポート４のリセット状態を解除
するようになっている。
しかしこの回路においては、ＣＰＵ１が動作中に暴走し
た場合にはＩ／Ｏポート４はリセットされずにアクティ
ブ状態のままとなり、このため１ソレノイド６やモータ
８が異常動作する危険があった。
た場合にはＩ／Ｏポート４はリセットされずにアクティ
ブ状態のままとなり、このため１ソレノイド６やモータ
８が異常動作する危険があった。
このためこれを改良したものとして第４図に示すものが
知られている。
知られている。
これはＩ／Ｏポートとしてイネーブル状態にあるときＩ
／Ｏイネーブル信号を出力するＩ／Ｏポート４′を使用
し、各駆動回路７．９を駆動信号とＩ／Ｏイネーブル信
号の両方で制御し、ＣＰＵＩが暴走したときにはＩ／Ｏ
ポート４′のイネーブル状態が解かれＩ／Ｏイネーブル
信号の出力を停止させソレノイド６及びモータ８の動作
を強制的に停止させて安全性を確保するというものであ
る。
／Ｏイネーブル信号を出力するＩ／Ｏポート４′を使用
し、各駆動回路７．９を駆動信号とＩ／Ｏイネーブル信
号の両方で制御し、ＣＰＵＩが暴走したときにはＩ／Ｏ
ポート４′のイネーブル状態が解かれＩ／Ｏイネーブル
信号の出力を停止させソレノイド６及びモータ８の動作
を強制的に停止させて安全性を確保するというものであ
る。
［発明が解決しようとする課題コ
このように従来においてはＣＰＵの暴走に対しては対処
できるが、しかしＣＰＵの動作が途中で停止するような
事故が発生した場合には対処できなかった。すなわち動
作停止が例えばＩ／Ｏポート４′が各駆動回路７，９を
アクティブしている状態で発生するとソレノイド６及び
モータ８が何時までも停止されずに動作し続ける危険が
あった。
できるが、しかしＣＰＵの動作が途中で停止するような
事故が発生した場合には対処できなかった。すなわち動
作停止が例えばＩ／Ｏポート４′が各駆動回路７，９を
アクティブしている状態で発生するとソレノイド６及び
モータ８が何時までも停止されずに動作し続ける危険が
あった。
そこで本発明は、中央処理装置が動作途中で停止するこ
とがあると入出力ポートを確実にリセットできるシステ
ムリセット回路を提供しようとするものである。
とがあると入出力ポートを確実にリセットできるシステ
ムリセット回路を提供しようとするものである。
［課題を解決するための手段］
本発明は、中央処理装置及びリセットにより非アクティ
ブとなり、かつイネーブル状態にあるときイネーブル信
号を出力する入出力ポートを設けたシステムにおいて、
中央処理装置の動作時にその中央処理装置から出力され
るクロックにトリガーされてクロック周期よりも長い時
間所望の出力を送出するように設定され、かつ所望出力
の送出期間に次のクロックが入力されると再トリガーさ
れるリトリガブル・シングル・ショット回路を設け、こ
のシングル・ショット回路からの所望の出力が停止され
たとき入出力ポートをリセットするものである。
ブとなり、かつイネーブル状態にあるときイネーブル信
号を出力する入出力ポートを設けたシステムにおいて、
中央処理装置の動作時にその中央処理装置から出力され
るクロックにトリガーされてクロック周期よりも長い時
間所望の出力を送出するように設定され、かつ所望出力
の送出期間に次のクロックが入力されると再トリガーさ
れるリトリガブル・シングル・ショット回路を設け、こ
のシングル・ショット回路からの所望の出力が停止され
たとき入出力ポートをリセットするものである。
［作用］
このような構成の本発明においては、中央処理装置が動
作しているときにはその中央処理装置から出力されるク
ロックによってリトリガブル・シングル・ショット回路
が再トリガーされ続けそのショット回路から所望の出力
が送出し続ける。これにより入出力ポートはイネープル
状態となる。
作しているときにはその中央処理装置から出力されるク
ロックによってリトリガブル・シングル・ショット回路
が再トリガーされ続けそのショット回路から所望の出力
が送出し続ける。これにより入出力ポートはイネープル
状態となる。
そして中央処理装置が動作途中で停止することがあると
その中央処理装置からのクロックの出力が停止されるの
で、リトリガプル・シングル・ショット回路からの所望
の出力の送出が停止され人出力ポートはリセットされ、
非アクティブ状態となる。
その中央処理装置からのクロックの出力が停止されるの
で、リトリガプル・シングル・ショット回路からの所望
の出力の送出が停止され人出力ポートはリセットされ、
非アクティブ状態となる。
［実施例］
以下、本発明の実施例を図面を参照して説明する。
第１図に示すように、制御部本体を構成するＣＰＵ （
中央処理装置）２１、このＣＰＵ２１が各部を制御する
ためのプログラムデータが格納されたＲＯＭ （リード
・オンリー・メモリ）２２、処理データを一時格納する
メモリ等が設けられたＲＡＭ （ランタム・アクセス・
メモリ）２３、リセットにより非アクディブとなるＩ／
Ｏ （人出力）ポート２４を設け、それぞれバスライン
２５を介して接続している。
中央処理装置）２１、このＣＰＵ２１が各部を制御する
ためのプログラムデータが格納されたＲＯＭ （リード
・オンリー・メモリ）２２、処理データを一時格納する
メモリ等が設けられたＲＡＭ （ランタム・アクセス・
メモリ）２３、リセットにより非アクディブとなるＩ／
Ｏ （人出力）ポート２４を設け、それぞれバスライン
２５を介して接続している。
前記Ｉ／Ｏポート２４にはソレノイド２６を駆動するソ
レノイド駆動回路２７及びモータ２８を駆動するモータ
駆動回路２９がそれぞれ接続されている。また前記Ｉ／
Ｏポート２４から前記各駆動回路２７．２９にＩ／Ｏイ
ネーブル信号を供給するようにしている。
レノイド駆動回路２７及びモータ２８を駆動するモータ
駆動回路２９がそれぞれ接続されている。また前記Ｉ／
Ｏポート２４から前記各駆動回路２７．２９にＩ／Ｏイ
ネーブル信号を供給するようにしている。
そして直流電源３０にリセットＩＣ３１を接続し、その
リセットＩＣ３１の出力端子をＣＰＵ２１のリセット端
子及び２人力形の負論理オア回路３２の一方の入力端子
に接続している。
リセットＩＣ３１の出力端子をＣＰＵ２１のリセット端
子及び２人力形の負論理オア回路３２の一方の入力端子
に接続している。
前記ＣＰＵ２１は動作時にはφクロックを出力するよう
になっており、このφクロックをリトリガブル・シング
ル・ショット回路３３に供給している。前記リトリガブ
ル・シングル・ショット回路３３はコンデンサ３４と抵
抗３５の時定数によって所望出力であるハイレベル信号
の出力時間が決められており、この出力時間はφクロッ
クの周期よりも長い時間、例えばφクロツク周期の２倍
程度に設定されている。従って前記リトリガブル・シン
グル・ショット回路３３はφクロツクが連続して入力さ
れる限り再トリガーされ続け、ノ＼イレベル信号を出力
し続けるようになっている。
になっており、このφクロックをリトリガブル・シング
ル・ショット回路３３に供給している。前記リトリガブ
ル・シングル・ショット回路３３はコンデンサ３４と抵
抗３５の時定数によって所望出力であるハイレベル信号
の出力時間が決められており、この出力時間はφクロッ
クの周期よりも長い時間、例えばφクロツク周期の２倍
程度に設定されている。従って前記リトリガブル・シン
グル・ショット回路３３はφクロツクが連続して入力さ
れる限り再トリガーされ続け、ノ＼イレベル信号を出力
し続けるようになっている。
前記リトリガブル・シングル・ショット回路３３の出力
端子を前記オア回路３２の他方の人力端子に接続してい
る。そして前記オア回路３２の出力端子を前記Ｉ／Ｏポ
ート２４のリセット端子に接続している。
端子を前記オア回路３２の他方の人力端子に接続してい
る。そして前記オア回路３２の出力端子を前記Ｉ／Ｏポ
ート２４のリセット端子に接続している。
このような構成の本実施例においては、第２図の（ａ）
に示すように直流電源３０が立ち上がるとその出力電圧
が所定レベルに達するまではリセットｌｃ３１の出力レ
ベルは第２図の（ｂ）に示すようにローレベルとなる。
に示すように直流電源３０が立ち上がるとその出力電圧
が所定レベルに達するまではリセットｌｃ３１の出力レ
ベルは第２図の（ｂ）に示すようにローレベルとなる。
しかしてＣＰＵ２１及びＩ／Ｏポート２４はリセット状
態となる。
態となる。
その後直流電源３０からの出力電圧が所定レベルに達す
るとリセットＩＣ３１の出力レベルはハイレベルに反転
し、ＣＰＵ２１及びＩ／Ｏポート２４のリセット状態が
解かれ、Ｉ／Ｏポート２４はイネーブル状態となる。
るとリセットＩＣ３１の出力レベルはハイレベルに反転
し、ＣＰＵ２１及びＩ／Ｏポート２４のリセット状態が
解かれ、Ｉ／Ｏポート２４はイネーブル状態となる。
ＣＰＵ２１はリセット状態が解かれると動作状態となり
第２図の（ｃ）に示すようにφクロックを出力するよう
になる。
第２図の（ｃ）に示すようにφクロックを出力するよう
になる。
しかしてφクロックによってリトリガブル・シングル・
ショット回路３３は繰り返しトリガーされ第２図の（ｒ
）に示すようにハイレベル信号を連続して出力するよう
になる。
ショット回路３３は繰り返しトリガーされ第２図の（ｒ
）に示すようにハイレベル信号を連続して出力するよう
になる。
この状態ではＣＰＵ２１によりＩ／Ｏポート２４が制御
され第２図の（ｄ）（ｅ）に示すようにモ−夕駆動回路
２９及びソレノイド駆動回路２７を制御する信号が出力
されてモータ２８、ソレノイド２６がそれぞれ個々に駆
動されるようになる。
され第２図の（ｄ）（ｅ）に示すようにモ−夕駆動回路
２９及びソレノイド駆動回路２７を制御する信号が出力
されてモータ２８、ソレノイド２６がそれぞれ個々に駆
動されるようになる。
そしてこのような制御を行っている途中でＣＰＵ２１の
動作が停止する事故が発生すると第２図の（ｅ）に示す
ようにφクロツクの出力が停止する。このときＩ／Ｏポ
ート２４からソレノイド駆動回路２７への出力が丁度停
止されたとすると、ソレノイド２６は動作を停止するこ
とになる。またＩ／Ｏポート２４からモータ駆動回路２
９への出力は継続しているとすると、モータ２８はその
後も動作し続けることになる。
動作が停止する事故が発生すると第２図の（ｅ）に示す
ようにφクロツクの出力が停止する。このときＩ／Ｏポ
ート２４からソレノイド駆動回路２７への出力が丁度停
止されたとすると、ソレノイド２６は動作を停止するこ
とになる。またＩ／Ｏポート２４からモータ駆動回路２
９への出力は継続しているとすると、モータ２８はその
後も動作し続けることになる。
しかしφクロックの出力停止によってリトリガブル・シ
ングル・ショット回路３３からのハイレベル信号の出力
は第２図の（ｆ）に示すようにやがて停止され出力がロ
ーレベルとなる。こうしてＩ／Ｏポート２４のリセット
端子にローレベルなリセット信号が入力され、Ｉ／Ｏポ
ート２４がリセットされるようになる。従ってＩ／Ｏポ
ート２４は非アクティブ状態となり第２図の（ｄ）に示
すようにモータ駆動回路２９への出力が停止されモータ
２８の動作が強制的に停止される。
ングル・ショット回路３３からのハイレベル信号の出力
は第２図の（ｆ）に示すようにやがて停止され出力がロ
ーレベルとなる。こうしてＩ／Ｏポート２４のリセット
端子にローレベルなリセット信号が入力され、Ｉ／Ｏポ
ート２４がリセットされるようになる。従ってＩ／Ｏポ
ート２４は非アクティブ状態となり第２図の（ｄ）に示
すようにモータ駆動回路２９への出力が停止されモータ
２８の動作が強制的に停止される。
こうしてＣＰＵ２１の動作停止時の安全性が確保される
ことになる。
ことになる。
またＣＰＵ２１が暴走したときにはＩ／Ｏポート２４は
イネーブル状態が解かれるのでＩ／Ｏイネーブル信号の
出力が停止される。従ってこのときにはたとえソレノイ
ド駆動回路２７及びモータ駆動回路２つが動作中でもそ
の動作は直ちに停止されることになる。
イネーブル状態が解かれるのでＩ／Ｏイネーブル信号の
出力が停止される。従ってこのときにはたとえソレノイ
ド駆動回路２７及びモータ駆動回路２つが動作中でもそ
の動作は直ちに停止されることになる。
［発明の効果］
以上詳述したように本発明によれば、中央処理装置が動
作途中で停止することがあると入出力ポートを確実にリ
セットできるシステムリセット回路を提供できるもので
ある。
作途中で停止することがあると入出力ポートを確実にリ
セットできるシステムリセット回路を提供できるもので
ある。
第１図は本発明の実施例を示すブロック図、第２図は同
実施例における各部の動作タイミングを示すタイミング
図、第３図及び第４図は従来例を示すブロック図である
。 ２１・・・ＣＰＵ （中央処理装置）、２２・・・ＲＯ
Ｍ （リード・オンリー・メモリ）、２４・・・Ｉ／Ｏ
ポート（人出力ポート）、３３・・・リトリガブル・シ
ングル・ショット回路。
実施例における各部の動作タイミングを示すタイミング
図、第３図及び第４図は従来例を示すブロック図である
。 ２１・・・ＣＰＵ （中央処理装置）、２２・・・ＲＯ
Ｍ （リード・オンリー・メモリ）、２４・・・Ｉ／Ｏ
ポート（人出力ポート）、３３・・・リトリガブル・シ
ングル・ショット回路。
Claims (1)
- 中央処理装置及びリセットにより非アクティブとなり、
かつイネーブル状態にあるときイネーブル信号を出力す
る入出力ポートを設けたシステムにおいて、前記中央処
理装置の動作時にその中央処理装置から出力されるクロ
ックにトリガーされてクロック周期よりも長い時間所望
の出力を送出するように設定され、かつ所望出力の送出
期間に次のクロックが入力されると再トリガーされるリ
トリガブル・シングル、ショット回路を設け、このシン
グル・ショット回路からの所望の出力が停止されたとき
前記入出力ポートをリセットすることを特徴とするシス
テムリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186019A JPH0351928A (ja) | 1989-07-20 | 1989-07-20 | システムリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186019A JPH0351928A (ja) | 1989-07-20 | 1989-07-20 | システムリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0351928A true JPH0351928A (ja) | 1991-03-06 |
Family
ID=16180970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1186019A Pending JPH0351928A (ja) | 1989-07-20 | 1989-07-20 | システムリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0351928A (ja) |
-
1989
- 1989-07-20 JP JP1186019A patent/JPH0351928A/ja active Pending
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