JPS60241152A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、情輯処理装置におけるメモリアクセス制御装
置に関する。

従来技術 従来のメモリアクセス制御装置は、複数の周辺制御装置
からの要求に対して、受付時にあらかじめ定められた優
先順位に従う優先制御を行なって受付け、データをデー
タバスから受取って主記憶装置に要求を出し、主記憶装
置からの応答が戻るまでは、同様な処理によって次々と
要求の受付けを行なって、受付けた順に順次主記憶装置
に要求を出して応答を待つというパイプライン処理構成
をとっている。すなわち、始めのシーケンスの応答が戻
る迄に何回かの受付けを行ない、主記憶装置からの応答
は、メモリアクセス制御装置から主記憶装置へ要求を出
した順番になされる。つまり、メモリアクセス制御装置
の受付時の優先制御で応答の順番が決定される。従って
、アクセスタイムにおいて、ある周辺制御装置からの要
求を受付けたとき、すでに他の周辺制御装置からの受付
処理が完了している場合は、当該先行するアクセス要求
が先に処理されることになる。従って、上述の従来装置
に、高性能なアクヤスタイムを要求する周辺制御装置を
接続した場合は、当該メモリアクセス制御装置および主
記憶装置の性能を最高の要求性能に見合って高性能に実
現する必要があるためシステムか高価になるという欠点
がある。

また、アクセスタイムだけを短くするために、主記憶装
置アクセスの一括制御を行なわないで１個別に主記憶装
置に要求を出すようにすると、パス構造をとることがで
きず、ハード量が大きくなる。

発明の目的 本発明の目的は、上述の従来の欠点を解決し、周辺制御
装置からの要求受付に際し、高性能を表示するフラグを
保持しておいて、高性能要求に対しては、当該要求より
先に受信した他の応答よりも早く周辺制御装置に応答を
返すことにより、先行する他の要求に関係なくアクセス
タイムを高性能とすることができるメモリアクセス制御
装置を提供することにある。

発明の構成 本発明のメモリアクセス制御装置は、パスを介して複数
の周辺制御装置に接続され周辺制御装置からの主記憶装
置アクセスを制御するメモリアクセス制御装置において
、高性能アクセスタイムの要求を示すフラグを保持する
フラグ記憶回路と、主記憶装置からの応答を受取るＭＭ
応答回路と、前記フラグ記憶回路の出力によって開かれ
前記ＭＭ応答回路の出力を後記応答保持回路に入力させ
るアンドゲートと、該アンドゲートを介して入力される
前記ＭＭ応答回路の出力を保持する応答保持回路と、該
応答保持回路の出力と前記ＭＭ応答回路の出力とを前記
フラグ記憶回路の出力によって択一的に選択出力する選
択回路と、該選択回路の出力をバス上に送出して周辺制
御装置に応答を返すバス応答回路とを備えて、前記フラ
グがオンのときは前記ＭＭ応答回路の出力を直接パス応
答回路に入力させることにより先の応答より早く応答す
ることを特徴とする。

発明の実施例 次に、本発明について１図面を参照して詳細に説明する
。

第１図は１本発明の一実施例を示すブロック図である。

すなわち、メモリアクセス制御装置２は、主記憶装置ｌ
と双方向性データバス３に接続され、双方向性データバ
ス３に接続された複数の周辺制御装置４〜７から主記憶
装置ｌへの要求を制御する。メモリアクセス制御装置２
は、内蔵する要求受付回路８で、複数の周辺制御装置４
〜７からの要求の優先制御を行ない、優先選択された周
辺制御装置に双方向性データバス３の使用権を与え、当
該周辺制御装置からアドレス、書込みデータ等の要求の
詳細を受取る。要求受付回路８の出力はＭＭアクセス回
路９にズカされ、ＭＭアクセス回路９は要求受付回路８
から伝達された要求を主記憶装置１に出すと共に、その
詳細も主記憶装置１に送出する。

一方、要求信号中に含まれる高性能を示すフラグで高性
能表示フラグ１０がセットされる６フラグ記憶回路１１
および要求内容記憶回路（メモリ）　１２は、ファース
トイン・ファーストアウトの記憶回路であり、フラグ記
憶回路１１は前記高性能表示フラグｌＯの内容を、要求
内容記憶回路１２はＭＭアクセス回路９が主記憶装置ｌ
をアクセスする際のり一ド／ライト等の要求内容を記憶
しておく。

アンドゲート１４は、主記憶装置ｌからの応答を受取る
と、要求内容記憶回路１２の内容を読出し、リードのと
きは、リードデータとステータス情報等を、ライトのと
きはステータス情報等の詳細を内蔵するレジスタに取込
む。ＭＭ応答回路１３の出力はアンドゲート１４と選択
回路１６とに供給され。

アンドゲート１４はフラグ記憶回路１１の反転出力が“
ｌ”であるとき、すなわち、通常の場合は開かれて、Ｍ
Ｍ応答回路１３の出力を通過させて応答保持回路１５に
入力させる。応答保持回路１５は先行している応答が／
Ｓス応答回路１７から双方向性データバス３に出力され
るまで、アントゲ−）１４の出力を保持する。応答保持
回路１５の出力は選択回路１６に入力され、選択回路１
８は、フラグ記憶回路１１の出力が“Ｏ″′であるとき
、すなわち、通常の場合は応答保持回路１５を選択して
バス応答回路１７に供給するが、フラグ記憶回路１１の
出力がｌ”であるとき、すなわち、高性能アクセスタイ
ムの要求に対しては、ＭＭ応答回路１３の出力を選択し
てバス応答回路１７に供給する。

バス応答回路１７は、双方向性データバス３が使用中で
ない時に双方向性データバス３を占用し、応答を周辺制
御装置に返すとともに応答の詳細分を双方向性データバ
ス３に出力し、終了報告を行う回路である。

次に本実施例の動作について説明する。今、ある周辺制
御装置から、通常処理を行なう要求Ａが発生し、要求受
付回路８で受付は処理を行なう。

このとき高性能表示フラグ１０はパＯ”にセットされ、
高性能表示フラグｌＯの内容はフラグ記憶回路１１に蓄
積される。

受付けた要求ＡはＭＭアクセス回路９へ伝達されて保持
され、要求受付回路８は次の受付けを行なう。ここで、
高性能なアクセスタイムを要求する要求Ｂが発せられて
要求受付回路８に入力されると、高性能表示フラグ１０
がパ１′にセットされ、フラグ記憶回路１１に蓄積され
る。

ＭＭアクセス回路９で前記要求Ａのアクセスが終了する
と、要求ＢがＭＭアクセス回路９に伝達され、主記憶装
置ｌをアクセスする。ＭＭアクセス回路９の出力する要
求ＡおよびＢの内容は、要求内容記憶回路１２にこの順
に蓄積される。

従って、主記憶装置ｌからの応答は、最初に要求Ａに対
する応答Ａが出力され、該応答ＡがＭＭ応答回路１３で
受取られる。ＭＭ応答回路１３は、要求内容記憶回路１
２を読出してリード／ライト等の指示に従って応答Ａの
詳細を取込む、このときフラグ記憶回路１１の反転出力
は″ｌ”であり、アンドゲート１４は開かれている。従
って、ＭＭ応答回路１３の出力はアンドゲート１４を通
過して応答保持回路１５へ伝達され、保持される。そし
て、ＭＭ応答回路１３は、次の要求に対する応答Ｂを受
け付け、同様の処理を行なう。このときは、フラグ記憶
回路１１の出力が１″であるため、選択回路１６はＭＭ
応答回路１３の出力する応答Ｂを選択してバス応答回路
１７へ伝達する。このとき、前記応答Ａは応答保持回路
１５に保持されたままである。

バス応答回路１７は、双方向性データバス３が使用可能
になると、双方向性データバス３に応答Ｂの詳細を出力
して終了報告を行ない、次に応答保持回路１５から応答
Ａが伝達されるのを待って同様な処理を行なう、従って
、双方向性データバス３に出力される順番は、応答Ｂが
先で、応答Ａが後になる。

第２図は、本実施例のシーケンスの一例を示す図である
。今、アクセス要求１〜６が、同図（Ａ）に示すタイミ
ングで発せられたとする。上記のうち、アクセス要求５
が高性能アクセスタイムの要求であり、同図において丸
印で示す。同図（Ｂ）は、要求受付回路８の内容を、同
図（Ｃ）はＭＭアクセス回路９の内容を示し、同図（Ｄ
）はＭＭ応答回路１３の内容を示す。ここまでは、要求
の発生した順にアクセスがなされ、その順に主記憶装Ｍ
ｌから応答されることを示す。　しかし、応答保持回路
１５には、同図（Ｅ）に示すように応答４の次の応答５
は入力されない。そして、応答５は、同図（Ｆ）に示す
ように、応答３の次にバス応答回路１７に伝達される。

そして、応答５が双方向性データバス３上に出力された
後に応答保持回路１５に保持されていた応答４がバス応
答回路１７に入力される（同図（Ｆ））、従って、双方
向性データバス３上に出力されるアクセス結果は、同図
（Ｇ）に示すように、応答１〜３，５，４．６の順にな
る。従って、要求１のアクセスタイムは同図（Ｈ）に示
すようにＴ１となり、要求５のアクセスタイムはＴ５と
なる。すなわち、高性能を要求する要求５のアクセスタ
イムを通常のアクセスタイムより短縮することができる
。

なお、主記憶装置ｌと周辺制御装置４の処理時間との関
係を考慮して、応答保持回路１５をｎ段に拡張すること
により、高性能アクセスの要求に対する応答をｎ個前の
要求に対する応答よりも先にＥパス上に得ることができ
る。

発明の効果 以上のように、本発明においては、周辺制御装置からの
要求に含まれる高性能を表示するフラグを、主記憶装置
からの応答が返るまで記憶しておき、ＭＭ応答回路が応
答を受取る際に、対応するフラグのオンオフに応じて、
高性能の要求に対する応答は、ＭＭ応答回路から直接バ
ス応答回路に伝達し、先に応答を得た通′常の応答より
も先に双方向性データバス上に出力するように構成した
から、高性能なアクセスタイムを要求する周辺制御装置
のアクセスタイムを短縮できるという効果がある。また
、本装置はバス構造によって複数の周辺制御装置を接続
しているから、ハード量が増大することはない。

【図面の簡単な説明】

第１図ｊｔ本発明の一実施例を示すブロック図、第２図
は上記実施例の動作シーケンスを示すタイムチャートで
ある。 図において、１：主記憶装置、２：メモリアクセス制御
装置、３；双方向性データバス、４〜７二周辺制御装置
、８：要求受付回路、９：ＭＭアクセス回路、１０；高
性能表示フラグ、１１：フラグ記憶回路、１２：要求内
容記憶回路、１３：ＭＭ応答回路、１４：アンドゲート
、１５：応答保持回路、１８：選択回路、１７＝バス応
答回路。 出願人　日本電気株式会社 代理人　弁理士　住田俊宗 牙１　図 牙２閉 ＩＡ】１１目？？

Claims (1)

【特許請求の範囲】
1. パスを介して複数の周辺制御装置に接続され周辺制御装
   置からの主記憶装置アクセスを制御するメモリアクセス
   制御装置において、高性能アクセスタイムの要求を示す
   フラグを保持するフラグ記憶回路と、主記憶装置からの
   応答を常数るＭＭ応答回路と、前記フラグ記憶回路の出
   力によって開かれ前記ＭＭ応答回路の出力を後記応答保
   持回路に入力させるアンドゲートと、該アンドゲートを
   介して入力される前記ＭＭ応答回路の出力を保持する応
   答保持回路と、該応答保持回路の出力と前記ＭＭ応答回
   路の出力とを前記フラグ記憶回路の出力によって択一的
   に選択出力する選択回路と、該選択回路の出力をバス上
   に送出して周辺制御装置に応答を返すパス応答回路とを
   備えて、前記フラグがオンのときは前記ＭＭ応答回路の
   出力を直接バス応答回路に入力させることにより先の応
   答より早く応答することを特徴とするメモリアクセス制
   御装置。