JPS60241151A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
- Publication number
- JPS60241151A JPS60241151A JP9822784A JP9822784A JPS60241151A JP S60241151 A JPS60241151 A JP S60241151A JP 9822784 A JP9822784 A JP 9822784A JP 9822784 A JP9822784 A JP 9822784A JP S60241151 A JPS60241151 A JP S60241151A
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- JP
- Japan
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- circuit
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- output
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、情報処理装置におけるメモリアクセス制御装
置に関する。
置に関する。
従来技術
従来のメモリアクセス制御装置は、複数６周辺制御装置
からの要求に対して、受付時にあらかじめ定められた優
先順位に従う優先制御を行なって受付け、要求内容をデ
ータバスから受取って主記憶装置にアクセスし、主記憶
装置からの応答が戻るまでは、同様な処理によって次々
と他の要求の受付けを行なって、受付けた順に順次主記
憶装置に要求を出して応答を待つというパイプライン処
理構成をとっている。すなわち、最初のシーケンスの応
答が戻る迄に何回かの受付けを行ない、主記憶装置から
の応答は、メモリアクセス制御装置から主記憶装置へ要
求を出した順番になされる。
からの要求に対して、受付時にあらかじめ定められた優
先順位に従う優先制御を行なって受付け、要求内容をデ
ータバスから受取って主記憶装置にアクセスし、主記憶
装置からの応答が戻るまでは、同様な処理によって次々
と他の要求の受付けを行なって、受付けた順に順次主記
憶装置に要求を出して応答を待つというパイプライン処
理構成をとっている。すなわち、最初のシーケンスの応
答が戻る迄に何回かの受付けを行ない、主記憶装置から
の応答は、メモリアクセス制御装置から主記憶装置へ要
求を出した順番になされる。
つまり、メモリアクセス制御装置の受付時の優先制御で
応答の順番が決定される。従って、アクセスタイムにお
いて、ある周辺制御装置からの要求２を受付けたとき、
すでに他の周辺制御装置からの受付処理が完了している
場合は、当該先行するアクセス要求が先に処理されるこ
とになる。従って、上述の従来装置に、高性能なアクセ
スタイムを要求する周辺制御装置を接続した場合は、当
該メモリアクセス制御装置および主記憶装置の性能を最
高の要求性能の見合って高性能に実現する必要があるた
めシステムが高価になるという欠点がある。また、アク
セスタイムだけを短くするために、主記憶装置アクセス
の一括制御を行なわないで、個別に主記憶装置に要求を
出すようにすると、パス構造をとることができず、ハー
ト量が大きくなるという欠点がある。
応答の順番が決定される。従って、アクセスタイムにお
いて、ある周辺制御装置からの要求２を受付けたとき、
すでに他の周辺制御装置からの受付処理が完了している
場合は、当該先行するアクセス要求が先に処理されるこ
とになる。従って、上述の従来装置に、高性能なアクセ
スタイムを要求する周辺制御装置を接続した場合は、当
該メモリアクセス制御装置および主記憶装置の性能を最
高の要求性能の見合って高性能に実現する必要があるた
めシステムが高価になるという欠点がある。また、アク
セスタイムだけを短くするために、主記憶装置アクセス
の一括制御を行なわないで、個別に主記憶装置に要求を
出すようにすると、パス構造をとることができず、ハー
ト量が大きくなるという欠点がある。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、周辺制御
装置からの要求に高性能を表示するフラグがオンされて
いるときは、当該要求より先行して受付けた他の要求よ
りも先に主記憶装置にアクセスすることにより、先行す
る他の要求に関係なくアクセスタイムを短縮することが
できるメモリアクセス制御装置を提供することにある一
発明の構成 本発明のメモリアクセス制御装置は、データバスを介し
て複数の周辺制御装置に接続され周辺制御装置からの主
記憶装置アクセスを制御するメモリアクセス制御装置に
おいて、周辺制御装置からの要求を受付ける要求受付回
路と、要求受付回路の出力を保持する要求保持回路と、
該要求保持回路と前記要求受付回路の出力とを入力し要
求信号中のフラグに応じて該フラグがオ、フのときは前
記要求保持回路の出力を選択しフラグがオンのときは前
記要求受付回路の出力を選択する選択回路と、該選択回
路の出力によって主記憶装置にアクセスするＭＭアクセ
ス回路とを備えたことを特徴とする。
装置からの要求に高性能を表示するフラグがオンされて
いるときは、当該要求より先行して受付けた他の要求よ
りも先に主記憶装置にアクセスすることにより、先行す
る他の要求に関係なくアクセスタイムを短縮することが
できるメモリアクセス制御装置を提供することにある一
発明の構成 本発明のメモリアクセス制御装置は、データバスを介し
て複数の周辺制御装置に接続され周辺制御装置からの主
記憶装置アクセスを制御するメモリアクセス制御装置に
おいて、周辺制御装置からの要求を受付ける要求受付回
路と、要求受付回路の出力を保持する要求保持回路と、
該要求保持回路と前記要求受付回路の出力とを入力し要
求信号中のフラグに応じて該フラグがオ、フのときは前
記要求保持回路の出力を選択しフラグがオンのときは前
記要求受付回路の出力を選択する選択回路と、該選択回
路の出力によって主記憶装置にアクセスするＭＭアクセ
ス回路とを備えたことを特徴とする。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
第１図は１本発明の一実施例を示すブロック図である。
すなわち、メモリアクセス制御装置２は、主記憶装置１
と双方向性データバス３に接続され、双方向性データバ
ス３に接続された複数の周辺制御装置４〜７から主記憶
装置１へのアクセス要求を制御する。すなわち、メモリ
アクセス制御装置２は、内蔵する要求受付回路８で、複
数の周辺制御装置４〜７からの要求の優先制御を行ない
、最優先の周辺制御装置に双方向性データバス３の使用
権を与え、当該周辺制御装置からのアドレス、書込みデ
ータ等要求の詳細を受取る。要求受付回路８の出力は、
通常、アンドゲート１２を通して要求保持回路９に入力
され、要求保持回路９に保持される。要求保持回路９は
、ＭＭアクセス回路１０が主記憶装置ｌへのアクセスを
終了するまで要求を保持する回路である。要求保持回路
９の出力は、通常選択回路１３を通してＭＭアクセス回
路１０に入力され、ＭＭアクセス回路ｌＯは、主記憶装
置ｌに対して制御線を介してアクセスし、同時にアドレ
ス、書込みデータ、要求コード等要求の詳細を出力する
回路である。
と双方向性データバス３に接続され、双方向性データバ
ス３に接続された複数の周辺制御装置４〜７から主記憶
装置１へのアクセス要求を制御する。すなわち、メモリ
アクセス制御装置２は、内蔵する要求受付回路８で、複
数の周辺制御装置４〜７からの要求の優先制御を行ない
、最優先の周辺制御装置に双方向性データバス３の使用
権を与え、当該周辺制御装置からのアドレス、書込みデ
ータ等要求の詳細を受取る。要求受付回路８の出力は、
通常、アンドゲート１２を通して要求保持回路９に入力
され、要求保持回路９に保持される。要求保持回路９は
、ＭＭアクセス回路１０が主記憶装置ｌへのアクセスを
終了するまで要求を保持する回路である。要求保持回路
９の出力は、通常選択回路１３を通してＭＭアクセス回
路１０に入力され、ＭＭアクセス回路ｌＯは、主記憶装
置ｌに対して制御線を介してアクセスし、同時にアドレ
ス、書込みデータ、要求コード等要求の詳細を出力する
回路である。
一方、要求信号中に含まれる高性能アクセスタイムを要
求することを示すフラグがフラグ保持回路１１に保持さ
れ、フラグ保持回路１１の出力によって選択回路１３の
選択を制御し、またフラグ保持回路１１の反転出力によ
ってアントゲ−）１２の開閉制御を行なう。
求することを示すフラグがフラグ保持回路１１に保持さ
れ、フラグ保持回路１１の出力によって選択回路１３の
選択を制御し、またフラグ保持回路１１の反転出力によ
ってアントゲ−）１２の開閉制御を行なう。
フラグ保持回路１１の出力がＯ′のときは、アンドゲー
ト１２が開き、要求受付回路８に入力された要求は、前
述したように要求保持回路９に保持される。しかし、次
の要求が高性能を示すフラグ″１ｎであるときは、フラ
グ保持回路１１の出力によって、選択回路１３は要求受
付回路８の出力を選択してＭＭアクセス回路ＩＯに入力
させ、またアンドゲート１２は閉じる。従って、要求受
付回路８に入力された後の要求は直接ＭＭアクセス回路
１０に入力され、ＭＭアクセス回路１０は当該高性能要
求について主記憶装置ｌヘアクセスし、また書込み／続
出し等の要求内容をメモリ１５に格納する。メモリ１５
は、ファーストイン・ファーストアウトの記憶回路であ
り、入力された順番に記憶内容を出力してＭＭ応答回路
１４に供給する。ＭＭ応答回路１４は、主記憶装置ｌか
らの応答を受取ると、メモリ１５から読出した内容の指
示に従って、読出しデータ、ステータス情報等応答の詳
細を取込み、バス応答回路１８に供給する。バス応答回
路１６は、双方向性データバス３の使用中フラグを見て
、使用中でない場合はＭＭ応答回路１４から入力された
応答を双方向性データバス３上に出力し、周辺制御装置
に終了報告をする。
ト１２が開き、要求受付回路８に入力された要求は、前
述したように要求保持回路９に保持される。しかし、次
の要求が高性能を示すフラグ″１ｎであるときは、フラ
グ保持回路１１の出力によって、選択回路１３は要求受
付回路８の出力を選択してＭＭアクセス回路ＩＯに入力
させ、またアンドゲート１２は閉じる。従って、要求受
付回路８に入力された後の要求は直接ＭＭアクセス回路
１０に入力され、ＭＭアクセス回路１０は当該高性能要
求について主記憶装置ｌヘアクセスし、また書込み／続
出し等の要求内容をメモリ１５に格納する。メモリ１５
は、ファーストイン・ファーストアウトの記憶回路であ
り、入力された順番に記憶内容を出力してＭＭ応答回路
１４に供給する。ＭＭ応答回路１４は、主記憶装置ｌか
らの応答を受取ると、メモリ１５から読出した内容の指
示に従って、読出しデータ、ステータス情報等応答の詳
細を取込み、バス応答回路１８に供給する。バス応答回
路１６は、双方向性データバス３の使用中フラグを見て
、使用中でない場合はＭＭ応答回路１４から入力された
応答を双方向性データバス３上に出力し、周辺制御装置
に終了報告をする。
次に本実施例の動作について説明する。今、ある周辺制
御装置から、通常処理を行なう要求Ａが発生すると、要
求受付回路８で受付は処理を行なう。このときフラグ保
持回路１１は“０”であり、アントゲート１２は開かれ
、選択回路１３は要求保持回路９を選択している。従っ
て、要求Ａは要求保持回路９へ伝達されて保持され、要
求受付回路８は次の受付けを行なう。ここで、高性能な
アクセスタイムを要求する要求Ｂが発せられて要求受付
回路８に入力されると、フラグ保持回路１１が′１″に
セットされ、アンドゲート１２が閉じて選択回路１３は
要求受付回路８を選択する。従って、要求ＢがＭＭアク
セス回路１０に伝達され、先の要求Ａは要求保持回路９
に保持されたままとなる。
御装置から、通常処理を行なう要求Ａが発生すると、要
求受付回路８で受付は処理を行なう。このときフラグ保
持回路１１は“０”であり、アントゲート１２は開かれ
、選択回路１３は要求保持回路９を選択している。従っ
て、要求Ａは要求保持回路９へ伝達されて保持され、要
求受付回路８は次の受付けを行なう。ここで、高性能な
アクセスタイムを要求する要求Ｂが発せられて要求受付
回路８に入力されると、フラグ保持回路１１が′１″に
セットされ、アンドゲート１２が閉じて選択回路１３は
要求受付回路８を選択する。従って、要求ＢがＭＭアク
セス回路１０に伝達され、先の要求Ａは要求保持回路９
に保持されたままとなる。
そして、ＭＭアクセス回路１０によって要求Ｂのアクセ
スが終了すると、要求保持回路９の保持する要求ＡがＭ
Ｍアクセス回路１０に伝達され、ＭＭアクセス回路ＩＯ
は主記憶装置ｌをアクセスする。従って、主記憶装置１
からの応答は、始めに要求Ｂに対する応答が出力され、
該応答がＭＭ応答回路１４で受取られる。ＭＭ応答回路
１４は、メモリ１５を読出してリード／ライト等の指示
に従って、応答Ｂ″の詳細を取込み、バス応答回路１６
へ送出する。
スが終了すると、要求保持回路９の保持する要求ＡがＭ
Ｍアクセス回路１０に伝達され、ＭＭアクセス回路ＩＯ
は主記憶装置ｌをアクセスする。従って、主記憶装置１
からの応答は、始めに要求Ｂに対する応答が出力され、
該応答がＭＭ応答回路１４で受取られる。ＭＭ応答回路
１４は、メモリ１５を読出してリード／ライト等の指示
に従って、応答Ｂ″の詳細を取込み、バス応答回路１６
へ送出する。
バス応答回路１６は、上記応答Ｂを双方向性データバス
３に出力させ、次に応答Ａを待つ。
３に出力させ、次に応答Ａを待つ。
第２図は、本実施例のシーケンスの一例を示す図である
。今、アクセス要求１〜６が、同図（Ａ）に示すタイミ
ングで発せられたとする。上記のうち、アクセス要求５
が高性能アクセスタイムの要求であり、同図において丸
印で示す。同図（Ｂ）は、要求受付回路８の内容を、同
図（Ｃ）は要求保持回路９の内容を示す。要求５は、要
求受付回路８から選択回路１３を介してＭＭアクセス回
路１０に入力されるから、要求保持回路９には、保持さ
れない。同ｒｇＪ（Ｄ）は、ＭＭアクセス回路ｌＯの内
容を示し、ここでは、要求３の次に要求５か入力され、
その次に要求４が入力されることが示されている。従っ
て、ＭＭ応答回路１４には、同図（Ｅ）に示すような順
番で応答１〜３．５゜４．６が入力される。同図（Ｆ）
は、バス応答回路１６の内容を示し、同図（Ｇ）は双方
向性データバス３に出力されるアクセス結果を示す、従
って、要求ｌのアクセスタイムは同図（Ｈ）に示すよう
にＴ１となり、要求５のアクセスタイムは。
。今、アクセス要求１〜６が、同図（Ａ）に示すタイミ
ングで発せられたとする。上記のうち、アクセス要求５
が高性能アクセスタイムの要求であり、同図において丸
印で示す。同図（Ｂ）は、要求受付回路８の内容を、同
図（Ｃ）は要求保持回路９の内容を示す。要求５は、要
求受付回路８から選択回路１３を介してＭＭアクセス回
路１０に入力されるから、要求保持回路９には、保持さ
れない。同ｒｇＪ（Ｄ）は、ＭＭアクセス回路ｌＯの内
容を示し、ここでは、要求３の次に要求５か入力され、
その次に要求４が入力されることが示されている。従っ
て、ＭＭ応答回路１４には、同図（Ｅ）に示すような順
番で応答１〜３．５゜４．６が入力される。同図（Ｆ）
は、バス応答回路１６の内容を示し、同図（Ｇ）は双方
向性データバス３に出力されるアクセス結果を示す、従
って、要求ｌのアクセスタイムは同図（Ｈ）に示すよう
にＴ１となり、要求５のアクセスタイムは。
Ｔ５となる。すなわち、高性能を要求する要求５のアク
セスタイムを通常のアクセスタイムより短縮することが
できる。
セスタイムを通常のアクセスタイムより短縮することが
できる。
なお、主記憶装置ｌと周辺制御装置４の処理時間との関
係を考慮して、要求保持回路９をｎ段に拡張することに
より、高性能アクセスタイムの要求をｎ個前の要求より
も先にアクセスすることも可能である。
係を考慮して、要求保持回路９をｎ段に拡張することに
より、高性能アクセスタイムの要求をｎ個前の要求より
も先にアクセスすることも可能である。
発明の効果
以上のように、本発明においては、周辺制御装置からの
要求に高性能アクセスタイムの要求を表示するフラグが
オンされて入力されたときは、要求受付回路の出力を直
接ＭＭアクセス回路に入力させ、先に入力された要求を
要求保持回路に保持させたまま、後の要求を先に主記憶
装εにアクセスするするように構成したから、高性能な
アクセスタイムを要求する周辺制御装置のアクセスタイ
ムを短縮できるという効果がある。
要求に高性能アクセスタイムの要求を表示するフラグが
オンされて入力されたときは、要求受付回路の出力を直
接ＭＭアクセス回路に入力させ、先に入力された要求を
要求保持回路に保持させたまま、後の要求を先に主記憶
装εにアクセスするするように構成したから、高性能な
アクセスタイムを要求する周辺制御装置のアクセスタイ
ムを短縮できるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例の動作シーケンスを示すタイムチャートであ
る。 図において、１：主記憶装置、２：メモリアクセス制御
装置、３：双方向性データバス、４〜７：周辺制御装置
、８：要求受付回路、９：要求保持回路、ｌＯ：ＭＭア
クセス回路、ｌｌ：フラグ保持回路、１２：アンドゲー
ト、１３：選択回路、１４二ＭＭ応答回路、１５：メモ
リ、１６：バス応答回路。 出願人 日本電気株式会社 代理人 弁理士 住田俊宗 牙１図 牙２図
上記実施例の動作シーケンスを示すタイムチャートであ
る。 図において、１：主記憶装置、２：メモリアクセス制御
装置、３：双方向性データバス、４〜７：周辺制御装置
、８：要求受付回路、９：要求保持回路、ｌＯ：ＭＭア
クセス回路、ｌｌ：フラグ保持回路、１２：アンドゲー
ト、１３：選択回路、１４二ＭＭ応答回路、１５：メモ
リ、１６：バス応答回路。 出願人 日本電気株式会社 代理人 弁理士 住田俊宗 牙１図 牙２図
Claims (1)
- データバスを介して複数の周辺制御装置に接続され周辺
制御装置からの主記憶装置アクセスを制御するメモリア
クセス制御装置において、周辺制御装置からの要求を受
付ける要求受付回路と、要求受付回路の出力を保持する
要求保持回路と、該要求保持回路と前記要求受付回路の
出力とを入力し要求信号中のフラグに応じて該フラグが
オフのときは前記要求保持回路の出力を選択しフラグが
オンのときは前記要求受付回路の出力を選択する選択回
路と、該選択回路の出力によって主記憶装置にアクセス
するＭＭアクセス回路とを備えたことを特徴とするメモ
リアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9822784A JPS60241151A (ja) | 1984-05-16 | 1984-05-16 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9822784A JPS60241151A (ja) | 1984-05-16 | 1984-05-16 | メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60241151A true JPS60241151A (ja) | 1985-11-30 |
Family
ID=14214069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9822784A Pending JPS60241151A (ja) | 1984-05-16 | 1984-05-16 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241151A (ja) |
-
1984
- 1984-05-16 JP JP9822784A patent/JPS60241151A/ja active Pending
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