JPS60242580A - Ｍｏｓスタテイツク型ｒａｍ - Google Patents
Ｍｏｓスタテイツク型ｒａｍInfo
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- JPS60242580A JPS60242580A JP59096534A JP9653484A JPS60242580A JP S60242580 A JPS60242580 A JP S60242580A JP 59096534 A JP59096534 A JP 59096534A JP 9653484 A JP9653484 A JP 9653484A JP S60242580 A JPS60242580 A JP S60242580A
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- JP
- Japan
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- gate
- circuit
- mos
- signal
- address signal
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳＦＥＴ （絶縁ゲート形電界効果ト
ランジスタ）で構成されたスタティック型ＲＡＭ （ラ
ンダム・アクセス・メモリ）に関するもので、例えば、
Ｃ’ＭＯ３（相補型ＭＯ３）回路で構成されたものに利
用して有効な技術に関するものである。
ランジスタ）で構成されたスタティック型ＲＡＭ （ラ
ンダム・アクセス・メモリ）に関するもので、例えば、
Ｃ’ＭＯ３（相補型ＭＯ３）回路で構成されたものに利
用して有効な技術に関するものである。
ＭＯＳスタティック型ＲＡＭにおけるメモリアレイは、
メモリセルを構成するスタティック型フリップフロップ
回路の入出力端子が伝送ゲー）ＭＯＳＦＥＴを介して一
対の相補データ線り、Ｄに接続される（ＩＳＳＣＣ８２
ＤＩＧＥＳＴＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ３第２５
６〜２５７頁）。この相補データ線り、Ｄには、負荷抵
抗としてのＭＯＳＦＥＴが設けられる。この負荷抵抗と
してのＭＯＳ Ｆ ＥＴのコンダクタンス特性は、小さ
な値に設定される。なぜなら、大記憶容量化のためにメ
モリアレイには、多数のメモリセルを構成するために、
その素子サイズが小さく形成される。そして、上記伝送
ゲー１−ＭＯ３ＦＥＴがオン状態となって、上記フリッ
プフロップ回路の入出力端子が接続されとき、フリップ
フロップ回路を構成するオン状態となっている駆動ＭＯ
５ＦＥＴ及び上記伝送ゲートＭＯ５ＦＥＴのコンダクタ
ンス特性と、上記負荷ＭＯ３ＦＥＴのコンダクタンス特
性とのコンダクタンス特性比に従って相補データ線の読
み出しロウレベルが決定されるから、必然的に上記負荷
ＭＯ３ＦＥＴのコンダクタンス特性は小さく設定される
。したがって、同じ相補データ線に対して設けられたメ
モリセルの読み出し動作において、反転読み出しを行う
とき、言い換えるならば、論理“０”の記憶情報の読み
出しの後に論理“１″の記憶情報の読み出しを行う場合
、相補データ線には前の論理“０”の情報が残ったまま
であるため、上記小さなコンダクタンス特性の負荷ＭＯ
３ＦＥＴによりロウレベルからハイレベルに変化させる
のに比較的長時間を費やすこととなってしまうという問
題が生じる。
メモリセルを構成するスタティック型フリップフロップ
回路の入出力端子が伝送ゲー）ＭＯＳＦＥＴを介して一
対の相補データ線り、Ｄに接続される（ＩＳＳＣＣ８２
ＤＩＧＥＳＴＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ３第２５
６〜２５７頁）。この相補データ線り、Ｄには、負荷抵
抗としてのＭＯＳＦＥＴが設けられる。この負荷抵抗と
してのＭＯＳ Ｆ ＥＴのコンダクタンス特性は、小さ
な値に設定される。なぜなら、大記憶容量化のためにメ
モリアレイには、多数のメモリセルを構成するために、
その素子サイズが小さく形成される。そして、上記伝送
ゲー１−ＭＯ３ＦＥＴがオン状態となって、上記フリッ
プフロップ回路の入出力端子が接続されとき、フリップ
フロップ回路を構成するオン状態となっている駆動ＭＯ
５ＦＥＴ及び上記伝送ゲートＭＯ５ＦＥＴのコンダクタ
ンス特性と、上記負荷ＭＯ３ＦＥＴのコンダクタンス特
性とのコンダクタンス特性比に従って相補データ線の読
み出しロウレベルが決定されるから、必然的に上記負荷
ＭＯ３ＦＥＴのコンダクタンス特性は小さく設定される
。したがって、同じ相補データ線に対して設けられたメ
モリセルの読み出し動作において、反転読み出しを行う
とき、言い換えるならば、論理“０”の記憶情報の読み
出しの後に論理“１″の記憶情報の読み出しを行う場合
、相補データ線には前の論理“０”の情報が残ったまま
であるため、上記小さなコンダクタンス特性の負荷ＭＯ
３ＦＥＴによりロウレベルからハイレベルに変化させる
のに比較的長時間を費やすこととなってしまうという問
題が生じる。
そこで、アドレス信号の変化を検出して、相補データ線
を短絡して両相補データ線の電位を等しくするというア
ドレスクロックによるイコライズ方式が行われている（
特開昭５４−１５２９３１号公報）。しかし、このよう
なイコライズ方式のＭＯＳスタティック型ＲＡＭにあっ
ては、素子特性の不良が検出しにくくなるという問題の
生じることが本願発明者の研究によって明らかにされた
。
を短絡して両相補データ線の電位を等しくするというア
ドレスクロックによるイコライズ方式が行われている（
特開昭５４−１５２９３１号公報）。しかし、このよう
なイコライズ方式のＭＯＳスタティック型ＲＡＭにあっ
ては、素子特性の不良が検出しにくくなるという問題の
生じることが本願発明者の研究によって明らかにされた
。
すなわち、素子特性の不良により記憶情報のレベル不良
等があっても、上記イコライズにより相補データ線の電
位が等しくなってｔＪ）るから、多少レベル不良があっ
ても正しく読み出されしまうからである。ところが、上
記素子特性の不良が進行性のものであったり、又は電源
電圧が低下した時等厳しい動作条件の下で上記素子特性
による読み出し不良が生じるものとなる。
等があっても、上記イコライズにより相補データ線の電
位が等しくなってｔＪ）るから、多少レベル不良があっ
ても正しく読み出されしまうからである。ところが、上
記素子特性の不良が進行性のものであったり、又は電源
電圧が低下した時等厳しい動作条件の下で上記素子特性
による読み出し不良が生じるものとなる。
この発明の目的は、高信頼性のＭＯＳスタティック型Ｒ
ＡＭを提供することにある。
ＡＭを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、外部端子からの信号によって、相補データ線
のイコライズ動作を選択的に停止させる機能を設けて、
動作試験等では上記イコライズ動作を停止させて行うこ
とができるようにするものである。
のイコライズ動作を選択的に停止させる機能を設けて、
動作試験等では上記イコライズ動作を停止させて行うこ
とができるようにするものである。
第１図には、この発明の一実施例の回路図が示されてい
る。特に制限されないが、同図のＲＡＭは、公知のＣＭ
Ｏ３（相補型−金属一絶縁物一半導体）集積回路（ＩＣ
）技術によって１個のシリコン単結晶のような半導体基
板上に形成される。
る。特に制限されないが、同図のＲＡＭは、公知のＣＭ
Ｏ３（相補型−金属一絶縁物一半導体）集積回路（ＩＣ
）技術によって１個のシリコン単結晶のような半導体基
板上に形成される。
端子ＡＸ＋ Ａｙ＋ Ｄｉｎ、Ｄｏｕｔ 、ＷＥ及びＣ
Ｓは、その外部端子とされる。なお、同図において電源
供給端子は省略されている。
Ｓは、その外部端子とされる。なお、同図において電源
供給端子は省略されている。
メモリセルＭＣは、その１つの具体的回路が代表として
示されており、ゲートとドレインが互いに交差結線され
た記憶ＭＯ５ＦＥＴＱＩ、Ｑ２と、上記ＭＯ３ＦＥＴＱ
Ｉ、Ｑ２（７））’レインと電源電圧Ｖｃｃとの間には
、情報保持用のポリ （多結晶）シリコン層で形成され
た高抵抗Ｒ１，Ｒ２が設けられている。そして、上記Ｍ
Ｏ３ＦＥＴＱ１．．Ｑ２の共通接続点と相補データ線Ｄ
Ｏ，ＤＯとの間に伝送ゲートＭＯ３ＦＥＴＱ３，０．４
が設けられいてる。他のメモリセルＭＣも相互において
同様な回路構成にされている。これらのメモリセルは、
マトリックス状に配置されている。同じ行に配置された
メモリセルの伝送ゲー１−Ｍ０３ＦＥＴＱ３゜Ｑ４等の
ゲートは、それぞれ例示的に示された対応するワード線
ＷＯ，Ｗｌ及びＷｎ等に共通に接続され、同じ列に配置
されたメモリセルの入出力端子は、それぞれ例示的に示
された対応する一対の相補データ（又はピッ１線Ｄｏ、
Ｄｏ及びＤＩ、ＤＩ等に接続される。
示されており、ゲートとドレインが互いに交差結線され
た記憶ＭＯ５ＦＥＴＱＩ、Ｑ２と、上記ＭＯ３ＦＥＴＱ
Ｉ、Ｑ２（７））’レインと電源電圧Ｖｃｃとの間には
、情報保持用のポリ （多結晶）シリコン層で形成され
た高抵抗Ｒ１，Ｒ２が設けられている。そして、上記Ｍ
Ｏ３ＦＥＴＱ１．．Ｑ２の共通接続点と相補データ線Ｄ
Ｏ，ＤＯとの間に伝送ゲートＭＯ３ＦＥＴＱ３，０．４
が設けられいてる。他のメモリセルＭＣも相互において
同様な回路構成にされている。これらのメモリセルは、
マトリックス状に配置されている。同じ行に配置された
メモリセルの伝送ゲー１−Ｍ０３ＦＥＴＱ３゜Ｑ４等の
ゲートは、それぞれ例示的に示された対応するワード線
ＷＯ，Ｗｌ及びＷｎ等に共通に接続され、同じ列に配置
されたメモリセルの入出力端子は、それぞれ例示的に示
された対応する一対の相補データ（又はピッ１線Ｄｏ、
Ｄｏ及びＤＩ、ＤＩ等に接続される。
上記メモリセルＭＣにおいて、それを低消Ｉｐｌ電力に
させるため、その抵抗Ｒ１ば、ＭＯＳ Ｆ ＥＴＱｌが
オフ状態にされているときのＭＯ３ＦＥＴＱ２のゲート
電圧をしきい値電圧以上に維持さ廿ることができる程度
の高抵抗値にされる。同様に抵抗Ｒ２も高抵抗値にされ
る。言い換えると、上記抵抗Ｒ１は、ＭＯ３’ＦＥＴＱ
Ｉのドレインリーク電流によってＭＯ３ＦＥＴＱ２のゲ
ート容量（図示しない）にＮ積されている情報電荷が放
電させられてしまうのを防ぐ程度の電流供給能力を持つ
ようにされる。
させるため、その抵抗Ｒ１ば、ＭＯＳ Ｆ ＥＴＱｌが
オフ状態にされているときのＭＯ３ＦＥＴＱ２のゲート
電圧をしきい値電圧以上に維持さ廿ることができる程度
の高抵抗値にされる。同様に抵抗Ｒ２も高抵抗値にされ
る。言い換えると、上記抵抗Ｒ１は、ＭＯ３’ＦＥＴＱ
Ｉのドレインリーク電流によってＭＯ３ＦＥＴＱ２のゲ
ート容量（図示しない）にＮ積されている情報電荷が放
電させられてしまうのを防ぐ程度の電流供給能力を持つ
ようにされる。
同図において、ワード線ＷＯは、ＸアドレスデコーダＸ
−ＤＣＲを構成するノア（ＮＯＲ）ゲート回路Ｇ１で形
成された出力信号によって選択される。このことは、他
のワード線Ｗｌ、Ｗｎについても同様である。
−ＤＣＲを構成するノア（ＮＯＲ）ゲート回路Ｇ１で形
成された出力信号によって選択される。このことは、他
のワード線Ｗｌ、Ｗｎについても同様である。
上記ＸアドレスデコーダＸ−ＤＣＲは、相互において類
似のノアゲート回路Ｇｌ、Ｇ２，０３等により構成され
る。これらのノアゲート回路Ｇｌ。
似のノアゲート回路Ｇｌ、Ｇ２，０３等により構成され
る。これらのノアゲート回路Ｇｌ。
Ｇ２．ｃ、３等の入力端子には、複数ビットからなる外
部アドレス信号ＡＸ（図示しない適当な回路装置から出
力されたアドレス信号）を受けるＸアドレスバッファＸ
−ＡＤＢで加工形成された内部相補アドレス信号が所定
の組合せにより印加される。また、特に制限されないが
、デツプ選択状態時の無駄な消費電流の発生を防止する
ため、上記ノアゲート回路０１〜Ｇ３等には、内部制御
信号φが共通に供給される。この内部制御信号φのハイ
レベル（論理“１″）により、チップ非選択期間に全ワ
ード線が非選択状態される。
部アドレス信号ＡＸ（図示しない適当な回路装置から出
力されたアドレス信号）を受けるＸアドレスバッファＸ
−ＡＤＢで加工形成された内部相補アドレス信号が所定
の組合せにより印加される。また、特に制限されないが
、デツプ選択状態時の無駄な消費電流の発生を防止する
ため、上記ノアゲート回路０１〜Ｇ３等には、内部制御
信号φが共通に供給される。この内部制御信号φのハイ
レベル（論理“１″）により、チップ非選択期間に全ワ
ード線が非選択状態される。
上記メモリアレイにおける一対の相補データ線ＤＯ，Ｄ
ｏ及びＤＩ、ＤＩは、それぞれデータ線選択のための伝
送ゲートＭＯ３ＦＥＴＱＩ ３．Ｇ１４及びＧ１５．Ｑ
ｌ、６から構成されたカラムスイッチ回路を介してコモ
ン相補データ線ＣＤ、ＣＤに接続される。このコモン相
補データ線ＣＤ。
ｏ及びＤＩ、ＤＩは、それぞれデータ線選択のための伝
送ゲートＭＯ３ＦＥＴＱＩ ３．Ｇ１４及びＧ１５．Ｑ
ｌ、６から構成されたカラムスイッチ回路を介してコモ
ン相補データ線ＣＤ、ＣＤに接続される。このコモン相
補データ線ＣＤ。
ＣＤには、読み出し回路ＲＡの入力端子と、書込み回路
ＷＡの出力端子が接続される。上記読み出し回路ＲＡの
出力端子６主、データ出力端子１）ｏｕｔに読み出し信
号を送出し、書込み回路ＷＡの入力端子は、データ入力
端子Ｄｉｎから供給される書込みデータ信号が印加され
る。
ＷＡの出力端子が接続される。上記読み出し回路ＲＡの
出力端子６主、データ出力端子１）ｏｕｔに読み出し信
号を送出し、書込み回路ＷＡの入力端子は、データ入力
端子Ｄｉｎから供給される書込みデータ信号が印加され
る。
上記カラムスイッチ回路を構成、するＭＯ３ＦＥＴＱ１
３．Ｇ１４及びＧ１５．Ｑｌ、６のゲートには、それぞ
れＹアドレスデコーダＹ−ＤＣＨによって形成さた選択
信号ＹＯ，Ｙｌが供給される。
３．Ｇ１４及びＧ１５．Ｑｌ、６のゲートには、それぞ
れＹアドレスデコーダＹ−ＤＣＨによって形成さた選択
信号ＹＯ，Ｙｌが供給される。
このＹアドレスデコーダＹ−ＤＣＲは、相互において類
似のノアゲート回路Ｇ４．、Ｇ５等により構成される。
似のノアゲート回路Ｇ４．、Ｇ５等により構成される。
これらのノアゲート回路Ｇ４．Ｇ５等には、複数ビット
からなる外部アドレス信号ＡＹ（図示しない適当な回路
装置から出力されたアドレス信号）を受けるＹアドレス
バッファＹ−ＡＤＢで加工形成された内部相補アドレス
信号が所定の組合せにより印加される。
からなる外部アドレス信号ＡＹ（図示しない適当な回路
装置から出力されたアドレス信号）を受けるＹアドレス
バッファＹ−ＡＤＢで加工形成された内部相補アドレス
信号が所定の組合せにより印加される。
制御回路Ｃ０ＮＴは、外部端子ＷＥ、Ｃ３からの制御信
号を受けて、上記内部制御信号φ等を形成する。
号を受けて、上記内部制御信号φ等を形成する。
上記メモリアレイにおける代表として示された一対の相
補データ線ＤＯ，Ｄｏ及びＤＩ、ＤＩの負荷手段として
ＮチャンネルＭＯ３ＦＥ”ＦＱ５〜Ｑ８が設けられる。
補データ線ＤＯ，Ｄｏ及びＤＩ、ＤＩの負荷手段として
ＮチャンネルＭＯ３ＦＥ”ＦＱ５〜Ｑ８が設けられる。
これらのＭＯ３ＦＥＴＱ５〜Ｑ８は、そのゲートとドレ
インとが共通接続され電源電圧Ｖｃｃが供給されること
によって、定常的に動作状態にされる。これらのＭＯ３
ＦＥＴＱ５〜Ｑ８は、そのコンダクタンス特性が上記メ
モリセルＭＣにおける情報記憶用ＭＯ５ＦＥＴＱＩ’。
インとが共通接続され電源電圧Ｖｃｃが供給されること
によって、定常的に動作状態にされる。これらのＭＯ３
ＦＥＴＱ５〜Ｑ８は、そのコンダクタンス特性が上記メ
モリセルＭＣにおける情報記憶用ＭＯ５ＦＥＴＱＩ’。
Ｇ２及び伝送ゲートＭＯ３ＦＥ、ＴＱ３．Ｑ４との合成
コンダクタンス特性に比べて十分小さく設定される。例
えば、相補データ線Ｄｏ、ＤＯにおけるハイレベルが３
，５■で、ロウレベルが３■程度になるように設定され
る。
コンダクタンス特性に比べて十分小さく設定される。例
えば、相補データ線Ｄｏ、ＤＯにおけるハイレベルが３
，５■で、ロウレベルが３■程度になるように設定され
る。
この実施ｍにおいては、読み出し動作の高速化を図るた
めに、次のイコライゼーション回路が設けられる。すな
わら、アドレス信号ＡＸとＡＹとは、アドレス信号変化
検出回路ΔＴ’Ｄに供給され、ここでアドレス信号の変
化検出パルスφｑが形成される。この検出パルスφｑは
、各相補データ線Ｄｏ、五〇及びＤｉ、百１等を短絡す
るＭＯ５ＦＥＴＱ９．ＱＩＯのゲートに供給される。
めに、次のイコライゼーション回路が設けられる。すな
わら、アドレス信号ＡＸとＡＹとは、アドレス信号変化
検出回路ΔＴ’Ｄに供給され、ここでアドレス信号の変
化検出パルスφｑが形成される。この検出パルスφｑは
、各相補データ線Ｄｏ、五〇及びＤｉ、百１等を短絡す
るＭＯ５ＦＥＴＱ９．ＱＩＯのゲートに供給される。
これによって、アドレス信号ＡＸ、ＡＹが変化したタイ
ミングで上記ＭＯ３ＦＥＴＱ９．ＱＩＯ等がオン状態と
され、前の動作サイクルにより残っている相補アドレス
信号の上述のようなノーイレベルとロウレベルとを短絡
して両者を同電位にするものである。この後、ワード線
が選択されて１つのメモリセルＭＣが選択された時、そ
の記憶情報に従って、上記相補データ線Ｄｏ、Ｄｏ及び
ＤＩ、Ｄｌ等の電位が決定される。このようにすること
によって、メモリセルＭＣの反転読み出しを高速にする
ことができる。
ミングで上記ＭＯ３ＦＥＴＱ９．ＱＩＯ等がオン状態と
され、前の動作サイクルにより残っている相補アドレス
信号の上述のようなノーイレベルとロウレベルとを短絡
して両者を同電位にするものである。この後、ワード線
が選択されて１つのメモリセルＭＣが選択された時、そ
の記憶情報に従って、上記相補データ線Ｄｏ、Ｄｏ及び
ＤＩ、Ｄｌ等の電位が決定される。このようにすること
によって、メモリセルＭＣの反転読み出しを高速にする
ことができる。
この実施例では、メモリセルＭＣを構成する素子特性の
不良を高精度に検出する等のため、上記アドレス信号変
化検出回路ΔＴＤには、外部端子からの信号によって選
択的にその動作が停止させられる。この実施例では、特
に制限されないが、上記制御信号としてライトイネーブ
ル信号ＷＥが用いられ、その信号レベルを通常の電ＦＡ
電圧Ｖｃｃより高い、例えば、７ｖのような高い電圧に
した時、それを検出して上記動作の停止が行われる。
不良を高精度に検出する等のため、上記アドレス信号変
化検出回路ΔＴＤには、外部端子からの信号によって選
択的にその動作が停止させられる。この実施例では、特
に制限されないが、上記制御信号としてライトイネーブ
ル信号ＷＥが用いられ、その信号レベルを通常の電ＦＡ
電圧Ｖｃｃより高い、例えば、７ｖのような高い電圧に
した時、それを検出して上記動作の停止が行われる。
第２図には、上記アドレス信号変化検出回路ＡＴＤの一
実施例の回路図が示されている。
実施例の回路図が示されている。
アドレス信号の変化を検出する回路は、外部端子らか供
給されるアドレス信号ＡＸＯと、遅延回路ＤＬＯにより
形成したその遅延信号とを受ける排他的論理和回路ＥＸ
Ｏにより構成される。この排他的論理和回路ＥＸＯは、
アドレス信号ＡＸＯが変化した時上記遅延回路Ｄ Ｌ
Ｏの遅延時間に相当するパルス幅のアドレス信号変化検
出パルスを形成する。他のアドレス信号ＡＸＩ〜ＡＸｉ
に対し７ても上記類似の回路が設けられる。これらのア
ドレス信号の変化検出パルスは、オア（ＯＲ）ゲート回
路ＯＲに供給され、その出力端子から上記ＭＯ３ＦＥＴ
Ｑ９．ＱＩＯ等に供給されるイコライズパルスφｑとし
て送出される。
給されるアドレス信号ＡＸＯと、遅延回路ＤＬＯにより
形成したその遅延信号とを受ける排他的論理和回路ＥＸ
Ｏにより構成される。この排他的論理和回路ＥＸＯは、
アドレス信号ＡＸＯが変化した時上記遅延回路Ｄ Ｌ
Ｏの遅延時間に相当するパルス幅のアドレス信号変化検
出パルスを形成する。他のアドレス信号ＡＸＩ〜ＡＸｉ
に対し７ても上記類似の回路が設けられる。これらのア
ドレス信号の変化検出パルスは、オア（ＯＲ）ゲート回
路ＯＲに供給され、その出力端子から上記ＭＯ３ＦＥＴ
Ｑ９．ＱＩＯ等に供給されるイコライズパルスφｑとし
て送出される。
この実施例では、ライトイネーブル信号ＷＥをの信号レ
ベルを通常の信号レベルより高いレベルとした時、上記
パルスφｑの送出を停止させるために、上記オアゲート
回路ＯＲの出力には、アンド（ＡＮＤ）ゲート回路ＡＮ
Ｄが設けられ、その制御信号を形成するために次の回路
が設けられる。
ベルを通常の信号レベルより高いレベルとした時、上記
パルスφｑの送出を停止させるために、上記オアゲート
回路ＯＲの出力には、アンド（ＡＮＤ）ゲート回路ＡＮ
Ｄが設けられ、その制御信号を形成するために次の回路
が設けられる。
すなわち、外部端子から供給されたライトイネーブル信
号ＷＥは、ＭＯ３ＦＥＴＱ１２のゲートに供給される。
号ＷＥは、ＭＯ３ＦＥＴＱ１２のゲートに供給される。
このＭＯ３ＦＩＥＴＱＩ ２は、そのしきい値電圧が電
源電圧Ｖｃｃより高い値に設定される。このように高レ
ベルのしきい値電圧とするため、特に制限されないが、
フィールド絶縁膜をゲート絶縁膜とするＭＯＳＦＥＴが
用いられる。こ（７）ＭＯ３ＦＥＴＱＩ ２１７）ドレ
インと電源電圧ｖｃｃとの間には、負荷としてのＭＯ３
ＦＥＴＱＩＩが設けられる。そして、上記ＭＯ３ＦＥＴ
ＱＩ ２のドレイン出力は、上記アンドゲート回路ＡＮ
Ｄに制御信号として供給される。例えば、ライトイネー
ブル信号ＷＥを７■のようなハイトノベルにすると、Ｍ
Ｏ３ＦＥＴＱ’１２がオン状態になって、ドレイン出力
をロウレベル（論理″０″）する。これにより、アンド
ゲート回路ＡＮＤを閉じるので、上記パルスφｑの送出
が停止させられる。なお、通常の信号レベルでは、上記
ＭＯ８Ｆ＋Ｆ、ＴＱ１２は常にオフ状態であるので、上
記アンドゲート回路ＡＮＤはゲートを開いたままとなる
ので、上記アドレス信号の変化に従ったイコライズパル
スφｑが送出される。
源電圧Ｖｃｃより高い値に設定される。このように高レ
ベルのしきい値電圧とするため、特に制限されないが、
フィールド絶縁膜をゲート絶縁膜とするＭＯＳＦＥＴが
用いられる。こ（７）ＭＯ３ＦＥＴＱＩ ２１７）ドレ
インと電源電圧ｖｃｃとの間には、負荷としてのＭＯ３
ＦＥＴＱＩＩが設けられる。そして、上記ＭＯ３ＦＥＴ
ＱＩ ２のドレイン出力は、上記アンドゲート回路ＡＮ
Ｄに制御信号として供給される。例えば、ライトイネー
ブル信号ＷＥを７■のようなハイトノベルにすると、Ｍ
Ｏ３ＦＥＴＱ’１２がオン状態になって、ドレイン出力
をロウレベル（論理″０″）する。これにより、アンド
ゲート回路ＡＮＤを閉じるので、上記パルスφｑの送出
が停止させられる。なお、通常の信号レベルでは、上記
ＭＯ８Ｆ＋Ｆ、ＴＱ１２は常にオフ状態であるので、上
記アンドゲート回路ＡＮＤはゲートを開いたままとなる
ので、上記アドレス信号の変化に従ったイコライズパル
スφｑが送出される。
このようにイコライズ動作を選択的に停止ヒさせるＩａ
能を設けた球出を、第３図に示し７た動作波形図に従っ
て説明する。
能を設けた球出を、第３図に示し７た動作波形図に従っ
て説明する。
上記のようにしてイコライズ動作を停止させると、例え
ば、第１図の相補データ線１）Ｏ，ＤＯには点線で示す
ように前の動作での読み出しレベルが残ったままとなる
。今、データ線ＤＯがハイレベルでデータ線Ｄｏがロウ
レベルであるとする。
ば、第１図の相補データ線１）Ｏ，ＤＯには点線で示す
ように前の動作での読み出しレベルが残ったままとなる
。今、データ線ＤＯがハイレベルでデータ線Ｄｏがロウ
レベルであるとする。
そして、次に選択されるメモリセルはＭＯ５ＦＥＴＱＩ
がオン状態でＭＯＳ Ｆ ＥＴＱ ２がオフ状態のよう
に反転信号が記憶されている時にば、ＭＯ３ＦＥＴＱＩ
のドレイン電位がロウレベルに、ＭＯ３ＦＥＴＱ２のド
レイン電位がハイレベルになっている。ところが、ワー
ド線が選択されて伝送ゲートＭＯ３ＦＥＴＱ３．Ｑ４が
オン状態になると、その寄生容量により交流的低インピ
ーダンスの下で残っている前のデータ線ＤＯのハイレベ
ルによりオン状態のＭＯ３ＦＥＴＱＩのドレイン電位が
持ち上げられ、同様に残っている前のデータ線ＤＯのロ
ウレベルによりオフ状態のＭＯ３ＦＥＴＱ２のドレイン
電位が引き下げられる。これによりメモリセルの記憶レ
ベルが低下してしまう。
がオン状態でＭＯＳ Ｆ ＥＴＱ ２がオフ状態のよう
に反転信号が記憶されている時にば、ＭＯ３ＦＥＴＱＩ
のドレイン電位がロウレベルに、ＭＯ３ＦＥＴＱ２のド
レイン電位がハイレベルになっている。ところが、ワー
ド線が選択されて伝送ゲートＭＯ３ＦＥＴＱ３．Ｑ４が
オン状態になると、その寄生容量により交流的低インピ
ーダンスの下で残っている前のデータ線ＤＯのハイレベ
ルによりオン状態のＭＯ３ＦＥＴＱＩのドレイン電位が
持ち上げられ、同様に残っている前のデータ線ＤＯのロ
ウレベルによりオフ状態のＭＯ３ＦＥＴＱ２のドレイン
電位が引き下げられる。これによりメモリセルの記憶レ
ベルが低下してしまう。
したがって、もしも、素子特性の悪化したＭＯ３ＦＥＴ
ＱＩ、Ｑ２等があると、上記読み出し動作でメモリセル
の記憶情報が反転してしまう。このようにイコラズ動作
を停止させることにより、厳しい動作条件を作り出すこ
とができるから、機能試験での不良ピッｊ−の検出精度
を高くできるものとなる。
ＱＩ、Ｑ２等があると、上記読み出し動作でメモリセル
の記憶情報が反転してしまう。このようにイコラズ動作
を停止させることにより、厳しい動作条件を作り出すこ
とができるから、機能試験での不良ピッｊ−の検出精度
を高くできるものとなる。
（１）イコライズ機能を選択的に停止させる機能を付加
することにより、その機能試験を厳しい動作条件で行う
ことができるから、その検出精度が高くなり、結果とし
て高信頼性のＭＯＳスタティック型ＲＡＭ）！Ｅ−ｆＪ
ることかできるという効果が得られる。
することにより、その機能試験を厳しい動作条件で行う
ことができるから、その検出精度が高くなり、結果とし
て高信頼性のＭＯＳスタティック型ＲＡＭ）！Ｅ−ｆＪ
ることかできるという効果が得られる。
（２）ライトイネーブル信号ＷＥを利用して、その高レ
ベルを検出して上記イコイズ動作を停止させるものであ
るから、外部端子を追加することなく極めて簡単な回路
により、上記高信頼性を達成することができるという効
果を得ることができるという効果が得られる。
ベルを検出して上記イコイズ動作を停止させるものであ
るから、外部端子を追加することなく極めて簡単な回路
により、上記高信頼性を達成することができるという効
果を得ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。上記イコライズ動作を
停止させるための回路は、種々の実施形態を採ることが
できるものである。例えば、上記ライトイネーブル信号
ＷＥを高電圧にしてそれを検出する回路は、ＭＯＳＦＥ
Ｔのしきい値電圧等を利用Ｌ２て、その信号レベルをレ
ベルダウンさせて、ＭＯＳ Ｆ Ｅ Ｔ又はインバータ
回路に供給して、レベル判定を行うものであってもよい
。また、ポンディングパッドのみを設けておいて、機能
試験の時にのみプローブからイコライズ停止用の信号を
供給するもの、あるいは外部端子を追加するものであっ
てもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。上記イコライズ動作を
停止させるための回路は、種々の実施形態を採ることが
できるものである。例えば、上記ライトイネーブル信号
ＷＥを高電圧にしてそれを検出する回路は、ＭＯＳＦＥ
Ｔのしきい値電圧等を利用Ｌ２て、その信号レベルをレ
ベルダウンさせて、ＭＯＳ Ｆ Ｅ Ｔ又はインバータ
回路に供給して、レベル判定を行うものであってもよい
。また、ポンディングパッドのみを設けておいて、機能
試験の時にのみプローブからイコライズ停止用の信号を
供給するもの、あるいは外部端子を追加するものであっ
てもよい。
また、スタティック型ＲＡＭを構成する。メモリセルは
、ＰチャンネルＭＯ３ＦＥＴとＮチャンネルＭ、０３Ｆ
ＥＴとを組合せて構成されたスタティック型フリップフ
ロップ回路を用いるものであってもよい。このようにメ
モリアレイの構成及びその周辺回路の具体的回路構成は
、種々の実施形態を採ることができるものである。
、ＰチャンネルＭＯ３ＦＥＴとＮチャンネルＭ、０３Ｆ
ＥＴとを組合せて構成されたスタティック型フリップフ
ロップ回路を用いるものであってもよい。このようにメ
モリアレイの構成及びその周辺回路の具体的回路構成は
、種々の実施形態を採ることができるものである。
この発明は、ＭＯＳスタティック型ＲＡＭに広く適用す
ることができる。
ることができる。
第１図は、この発明の一実施例を示す回路図、第２図は
、そのアドレス信号変化検出回路の一実施例を示す回路
図、 第３図は、その読み出し動作の一例を示す波形図である
。 Ｘ−ＡＤＢ・・Ｘアドレスバッファ、Ｙ−ＡＤＢ・・Ｙ
アドレスバッファ、Ｘ−ＤＣＲ・・Ｘアドレスデコーダ
、Ｙ−ＤＣＲ・・Ｙアドレスデコーダ、Ｍ Ｃ・・メモ
リセル、ＷＡ・・書込み回路、ＲＡ・・読み出し回路、
Ｃ０ＮＴ・・制御回路、Ａ Ｔ Ｄ・・アドレス信号変
化検出回路、ＥＸＯ〜ＥＸ１・・排他的論理和回路、Ｄ
ＬＯ〜ＤＬｉ・・遅延回路、ＯＲ・・オアゲート回路、
ＡＮＤ・第１図
、そのアドレス信号変化検出回路の一実施例を示す回路
図、 第３図は、その読み出し動作の一例を示す波形図である
。 Ｘ−ＡＤＢ・・Ｘアドレスバッファ、Ｙ−ＡＤＢ・・Ｙ
アドレスバッファ、Ｘ−ＤＣＲ・・Ｘアドレスデコーダ
、Ｙ−ＤＣＲ・・Ｙアドレスデコーダ、Ｍ Ｃ・・メモ
リセル、ＷＡ・・書込み回路、ＲＡ・・読み出し回路、
Ｃ０ＮＴ・・制御回路、Ａ Ｔ Ｄ・・アドレス信号変
化検出回路、ＥＸＯ〜ＥＸ１・・排他的論理和回路、Ｄ
ＬＯ〜ＤＬｉ・・遅延回路、ＯＲ・・オアゲート回路、
ＡＮＤ・第１図
Claims (1)
- 【特許請求の範囲】 １、アドレス信号の変化を検出するアドレス信号変化検
出回路と、このアドレス信号変化検出回路の検出出力パ
ルスによりメモリアレイを構成する一対の相補データ線
を短絡するイコライゼーションＭＯ３ＦＥＴとを含み、
所定の外部端子からの信号により、上記検出パルスの送
出を停止させる機能を付加したことを特徴とするＭ、Ｏ
Ｓスタティック型ＲＡＭｕ ２、上記ＭＯＳスタティック型ＲＡＭを構成するメモリ
セルは、そのゲート、ドレインが交差結線された情報記
憶用ＭＯＳ Ｆ ＥＴと、それぞれのドレインと電源電
圧との間に設けられた情報保持用の高抵抗手段とを含む
ものであることを特徴とする特許請求の範囲第１項記載
のＭＯＳスタティック型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59096534A JPS60242580A (ja) | 1984-05-16 | 1984-05-16 | Ｍｏｓスタテイツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59096534A JPS60242580A (ja) | 1984-05-16 | 1984-05-16 | Ｍｏｓスタテイツク型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60242580A true JPS60242580A (ja) | 1985-12-02 |
Family
ID=14167789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59096534A Pending JPS60242580A (ja) | 1984-05-16 | 1984-05-16 | Ｍｏｓスタテイツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242580A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6470991A (en) * | 1987-09-01 | 1989-03-16 | Sgs Thomson Microelectronics | Address change detection circuit |
| JPH02101694A (ja) * | 1988-10-07 | 1990-04-13 | Hitachi Ltd | 半導体記憶装置と半導体記憶装置の動作方法 |
-
1984
- 1984-05-16 JP JP59096534A patent/JPS60242580A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6470991A (en) * | 1987-09-01 | 1989-03-16 | Sgs Thomson Microelectronics | Address change detection circuit |
| JPH02101694A (ja) * | 1988-10-07 | 1990-04-13 | Hitachi Ltd | 半導体記憶装置と半導体記憶装置の動作方法 |
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