JPS60242640A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特にマスタースラ
イス方式によるＭＩＳ型大型膜規模集積回路する。

大規模集積回路が大型化するにつれて多品種少量生産の
傾向が著るしい今日、製造コストを低減し、製造期間を
短縮するために、マスタースライス（ｍａｓｔｅｒ　５
ｌｉｃｅ　）　方式による大規模集積回路の製造が注目
されている。

〔従来の技術〕

マスタースライス方式とは、一つの半導体個片（チップ
）中に”基本素子集合＃（通常４複数のトランジスタや
抵抗からは基本回路）を、予め大量に作成しておき、開
発品種に応じて配線マスクを作成してされるトランジス
タや抵抗間を結合して所望の電気回路動作を有する大規
模集積回路を完成させるものである。

マスタースライス方式によれば、トランジスタ及び抵抗
等からなる基本素子集合は、予め大量に形成されている
ので、品種開発の要望が生じた時点で配線用のマスクの
みを作ればよく、開発期間が短縮される。また、その基
本素子集合は種々の大規模集積回路に共通して使用可能
であるから、開発コストも低減される。

このようなマスタースライス方式の大規模集積回路は、
トランジスタ及び抵抗等からなる基本素子集合を半導体
チップの所望領域に整然とした行列形式に配置するのが
一般であシ、このよつに標準化することによシミ子計算
機による自動配置、配線処理が有効に採用され得る。

〔発明が解決しようとする問題点〕

！マスタースライス方式大規模集積回路は、またトラン
ジスタ勢の素子を含む基本素子集合と配線部分とに分け
られるが、配置されているすべてのトランジスタを使用
するのは非常に稀である。

そこで、未使用の基本素子集合が存在している場合、そ
の領域上が配線領域として使用することができれば配線
はよシ容易となシ、配線設計の期間が短縮されることに
なる。

本発明は上述の如き種々の事情に鑑みなされたもので、
その目的は相補型ＭＩＳ　）ランジスタを使って簡単な
構造でしかも小面積の共通部分を備え、しかも基本素子
集合として作成されているトランジスタ上において、未
使用のトランジスタ上は配線領域として使用することを
可能ならしめる様なマスタースライス方式の半導体集積
回路装置を提供することにある。

〔問題点を解決するための手段〕

その目的のために、本発明の半導体集積回路装置は、一
対の一導電型チャネルＭＩ８　）ランジスタと、一対の
反対導電型チャネルＭＩＳ　）ランジスタとが並設され
て成る基本素子集合が複数個配列された領域と、 該基本素子集合間に配線を施すことによって形成される
論理回路と外部とのインターフェース回路が形成される
領域とを母体半導体基板上に備え、前記インターフェー
ス回路が形成される領域には入出カマクロスが複数個配
置され、 該入出カマクロス紘、電極パッドと、配線変更のみで複
数種類の人出力バッファ回路を形成するに充分な素子と
を具備しているマスク・スライス方式の半導体集積回路
装置を特徴とするものである。以下実施例について詳細
に説明する。

〔実施例〕

第１図は本発明に係る大規模集積回路を構成するに使用
される基本素子集合（以下基本セルと称する）１−示す
。該基本セルは２個のＰチャンネル譚のＭＩＳ　）クン
ジスタＴＥ１．　ＴＥ２と、２個のＮチャンネル厘のＭ
ＩＳト２：／ラスタＴＲ５，ＴＲ４からなる。そして、
同一チャンネル同士のトランジスタは、そのンースまた
はドレインの一方を共有している。加えて、異なる同士
の２組のトランジスタ対はゲートを共有している。

＃Ｉ２図は第１図に示し九基本セルの回路構成を実状す
る不純物導入領域パターンとゲート電極ノ（ターン（Ｄ
ＪＩＥ面図を示す。図中、１は例えば多結晶（ポリシリ
リーン（Ｓ４）からなる第１のゲート電極配線層、ＩＡ
、　ＩＢ、１Ｇは該第１のグー　）（Ｄ端子取出し部、
２拡同じくポリシリコンからなる第２のゲート電極配線
層、２Ａ、　２Ｂ、　２Ｃは該第２のゲートの端子取出
し部でるる。また３、　４．５はｙ＋　調領域で、Ｎチ
ャンネル型トランジスタのンースおよびドレイン領域と
なる。また６、　７．８はＰ＋型領域で％Ｐチャ／ネル
歴ト２ンジスタのソースおよびドレイン領域となる。災
に９は前記Ｎチャンネル型ト２ンジスタが形成される島
状Ｐ属領域（Ｐ−賛−Ｅｌ　）でお９、Ｎ型のシリコ／
半導体基板１０に予め形成されている。ここで、これら
のソース領域、ドレイン領域は通常の不純物導入法、例
えはイオン注入法、不純物含有ガラスからの１ｉｉＩｌ
相−固相拡散法等によって形成することができる。ポリ
シリコンからなるゲート電極へは、これらのソース領域
、ドレイン領域形成時に同時に不純物が導入されて導電
性が付与される。

このように本発明に係る基本セルは、ゲート電極の端子
取出し部１Ｅ、２Ｅｆ中夫にして左右対称にＰ＋履およ
びＮ＋型領領域それぞれ５個配設し。

且つ該不純物導入領域間をそれぞれ覆って上下対称の２
個のゲート電極を配置している。加えて。

各ゲート電極の端子散出し都を両端と中央に設け、且つ
上下のゲート電極間には不純物尋人領域４及び７から端
子を取シ出せるだけの間隔を設けて−る。なお、第５図
は第２図Ａ　−Ａ’　ｌｊｌに沿って切断した断面図、
第４図は第２図Ｂ　−Ｂ’　ｌｌ１１に沿りて切断した
断面図であり、同図中、１１は例えに二酸化シリーン（
８４０２）からなるゲート絶縁膜でらシまた１２は同様
に二酸化シリコンからなるフィールド絶Ｉ＆膜でおる。

上述の如き基本セルは、−個の半導体チップ上において
列状に−わゆるアレイとして配列される。

ここで、縦方向に基本セルを配列したとすると、基本セ
ル１個ごとに横方向配線領域を確保せしめる。第５図は
半導体テップ上における基本セルの配列を示すもので、
該基本セルの配列領域２０にはそれぞれ縦方向に数十乃
至数百の基本セル２１が配設され、各配列領域２０間に
設け７’Ｃ縦方向の配線用空領域２２には１０〜３０本
＠度の配線が設けられる。

そして、該配列領域２０は半導体チップ上に横方向に数
十列必豐に応じて配設され得る。絽６図は基本セル２１
の配列状ａｔ−拡大して示した平面図でめシ、基本セル
２１と２１の間には横方向の配線用空領域２３が形成さ
れてお９、この部分は１〜４本相度の配線が設けられる
だけの間隙が設けられる。

このように、ｍ方向の配線用空領域２５が、各基本セル
間に存在することによシ、横方向の配線の分散が図れる
。配線の局所的な集中は配線率を低下せしめるところで
あシ、大規模集積回路内全体に配線を分散せしめること
は、配線率を向上させるために重要である。

また、前述の如く、基本セルのゲート電極端子は左右対
称に縦方向の配線用空領域２２に導出されてｉるので、
配線は非常に容易となシ、配磁の自由度を高めることが
できる。即ち、一方の側の縦方向の配線領域２２が過密
となる場合であっても、反対側の端子を用いて隣シ合う
縦方向配線領域において縦方向配縁処理ができるからで
多る。

このような縦方向配婦並びに漬方同装置ｔ実現するに当
り、配線層としては、縦方向と横方向の２Ｗｉ配−Ｉｉ
Ｉｌｌｉ：使用する。ここで、半導体基板に近１ｎｆｉ
ｌすなわち下層の配線層を第１層、遠い側すなわち上層
の配ａ層を第２層とすると、第１層０紘ｗ４５図および
第６図の矢印Ａ方向すなＶち基本セル’に＠ｍして配置
する縦方向と平行で必９に第２層目紘矢印Ｂ方向すなわ
ち第１層目と直交する横方向に設定することができる。

前記下層配線層は前記ポリシリコンゲート電極ｔＪＩｉ
う例えば燐シリケートガラス＜ＰＥＧ）からなる第１の
絶縁層上に形成され、上層記載層は前記下層配線１ｌＩ
ｉを覆う同じく燐シリケートガ２スからなる絶縁層上に
形成される。更に該上層配線層１−ａりてパフシベーシ
璽ン用燐シリケートガラス層が形成される。

ζこで前記第１層目の配転は、ｈσ配配煉用空領域２２
に設けるだけでなく、第７図に示すように、基本セル配
列領域２０上も利用する。そして、この基本セル上に配
設される配線は、電源側に幽てられ、これらは基本セル
間の配線用空領域２５の島領域？上に設けられ−ｈｐ”
ｍ領域２４、とＮ％シリコン半導体基板上ＯＮ＋氾領域
２５のＸ印を加えた点で抵抗性（オーミック）接触をし
て−る。

相補ｍＭＩｓＩＢＪ路にお―ては、未使用の入力ゲート
がどこにも結線されていない状態は詐されず。

電源線に接続されねにならなし。

このような空入力端子を処理するために、前述した基本
セル毎に存在する横方向の配線用空領域２３を利用する
。

第７図において、端子取出口ＡとＢｔたはＡ′とＢ′が
空端子となりた場合は、端子取出口ＡまたはＡ′七Ｎ＋
温領域２５と第１層目の配称層を利用して接続し、端子
取出口ＢまたはＢ′をＰ＋領域２４と第１層目の配＃Ｕ
Ｉｌｔ−利用して接続することにょル、空端子をＶムム
電源又Ｆｉ　Ｖｓ♂′を源へφずれにも容易に接続し得
る。

このような空端子の処理に、縦方向の配線用空領域２２
に設けられた配線と電源縁とに挾まれた第１層目の空領
域を利用しての結緘処琥に上り実挽できるため、横方向
の第２層目の配ＩＭ層と線熱関係に空端子の処理が行な
え、半導体チック上の配線領域を非常に有効に利用し得
る。

一方、マスタースライス方式においては、前述の如き基
本セルにおける基本的な素子を適宜結線することによ）
、種々のゲート回路、７す町グ・７０ツブ回路勢が形成
できるものでなけれはならない。

本発明に用いられる基本的な素子すなわち基本セルを用
いれは、それら基本セル間のみにて適宜結線を行なうこ
とにより数十種類の論理ゲート、フリップ・７４７１回
路を形成することができる。

次に本発明に係る基本セルを用いて、論理否定積回路（
ＨＡＮＤ　）を構成するＮを示す。

第８図はＨＡＮＤ回路の論理シンボル図、第９図は相補
形ＭＩＳ半導体装置から構成されるＨＡＮＤ回路の回路
図でるる。第１０図は、このようなＮＡＮＤ回路を本発
明に係る基本セルを用φて構成した場合のレイアウト図
でるる。部１０図において、太ｉ実線は１８１層目の配
線、細い実線は第２層目の配線で６ル、Ｘ印は各配線が
ｔ＆窓を通して半導体基板内の不純物導入ｆＡ域とオー
ミックな接触をしている点でめシ、・印は第１層目配線
と第２層目配側との接続点で多る。該接続点は図示され
ない。

例えは燐シリケートガラス（ｐｓａ）からなる層間絶縁
層に設けられた貫通孔（Ｙムンによって与えられる。こ
こで注目すべきことは１本発ψＪに係る基本セルから構
成されたＮＡ　ＮＤ回路におｉては、２つのゲート電極
１及び２０間に設けられた間隙によって、該ＨＡ　ＮＤ
回路の出力が、基本セルの両側の縦方向配線領域へ導出
可能な点である。

′！ｊ！次１ｌｉＩ！１１図はＤ厘７リツプ・７０ツブ
回路の論理シンボル図、第１２図は相補ｉｌｌ　Ｍｉｓ
半導体装置から構成される７リツ／・フロッグ回路の回
路図でめる。＃！１３図はこのようなフリップ・フロッ
グ回路を本発明に係る基本セルを用いて構成した場合の
レイアウト図でるる。第１３因において、太い実線は第
１Ｒ１目の配線、細い実線は第２層目の配線、ｘ印は配
線層が電極窓を通して半導体基板内の不純物導入領域と
オーミックな接触ｒして−る点でめシ、・印は＊　１　
／Ｉｌｌ目配線と第２層目配線とが貞逸孔ｔ−通して接
続している照でるる。このＤ渥りリップ・７０ツブｕ路
の＠成においても、前記ＨＡＮＫ）ｌ＠路と同禄に、そ
の出力Ｑ、Ｑは基本セル配列の両側の縦刃自起ｌｌ１ｌ
＠域へ導出し得る。

このように、本発明に係る基本セルｔ−１個゛あるりは
複数Ｑ用ｉてフリップ・７＊ッグ回路十ＮＡＮＤ回路が
形成できれは、これらを組み合せることによりて大半の
論理構成を具体化できるところでめシ、このことは本発
明に係る基本セルがマスター・スライス方式の基本的な
セルとして充分にａ能を満足し、が優れたものでるるこ
とを示す。

また、本発明に係る基本セルの配列方式をとれは、配線
が許される限シ晶本セル間に隙間を生じることなく、有
効に、機能回路を城め込む仁とが出来る。即、従来のマ
スタースライス方式の大規模集積回路に比べ半導体チッ
プ表面を有効に使え、大規模集積回路としてその＃！、
積度をよル向上させることができる。

第１４図は、基本セルの配列領域２０に、該基本セルの
組合せをもってＳ成された機能回路を配置した例を示す
もので％１０Ｊ図におφて５１は５人力ＨＡＮＤｌ路形
成領域、５２はフリップ・フａｙプ回路形成領域％　３
５拡イ／バータ形成領域、６４社２人力ＨＯＥ回路形成
領域、３５は７リツグ・フロッグ回路形＃＊域、３６は
２人力ＨＡＮＤ　ｇ路形成領域、３７は５人力ＮＯＲ回
路形成領域でめる。これらの回路量ｔ＃１方向配融並び
に横方自起ＩＩＭｔ−もって適型接続し、所望の大規模
集積回路を構成する。

第１５図は本発明を実施した大規模回路半導体チップ表
面の概略図であシ、同図中４１状大規模集積回路の外部
とのインターフェース回路を形成する領域と入出力電極
パッド形成領域でるる。

すなわち、第１６図に示すように、４ｉ、数個のトラン
ジスタと抵抗を配置した素子配置部４２と入出力電極パ
ッド４５からなる入出力（７１０）マクロス４４ｔ−設
ける。ｒ７マクロスは、半導体チップ内に。

前記基本セルをもって構成される論理回路の人出カバッ
７７回路（３−ステート・アウト・グツト・インプット
バッフ１，５−ステートアウト・プツトバッフ１．トル
ーアクトグツトバッフ１、あるいはトルーインプットバ
ッフ１等）ｔ″形成るのに足りるだけのトランジスタや
抵抗を有する。

そして必要によって、Ｉ１０マクロスを配線して所望の
バック１回ｓｅｔ設ける。なお前記入出力電極パッド４
３のそれぞれへは、一般のリード細ｉが接続されて外部
回路とｍ続され得る。

なお、前述の如く各基本セル分配列領域２０には、それ
ぞれ電源Ｆａｓｔ源線とｖｏｒｓ’ｒｔ源總が縦方向に
設けられて−るが仁れらの電源線は他の配線に比べて非
常に長くなる。従りて、該配線自体の有する抵抗による
電圧降下が生じて、場所の相Ｊ４によシロる基本セルへ
印加される電源電圧が異なるような場合が生じる。この
ため、本発明においては、たとえは基本セル１０個ごと
に横方向に均圧縁４２′を設け、半導体テップ上の各部
のＶｓｓ’Ｒ，源線並びにＶＤＤ電源締それぞれにおけ
る電圧の均一化を図る。こＯ均ＥＥ緯は第２階目配腺層
の空領域に形成される。

なお１本発明の実施例において、前記基本セル１−＊成
するＭＩＳｆＭｉトランジスタのゲート電極線。

多結晶（ポリ）Ｖす：Ｉ／からＷＸされ、該ポリシリコ
ンゲートはソース領域、ドレイン領域の形成の際に導′
ｔｔ性が付与されている。

このようなポリシリコンをゲート電極としてＭＺＳ履ト
２ンジスタを構成した場合、該ポリシリコン層は比較的
高抵抗を有するため％該ＭＩＳｍトランジスタの動作の
高速化を図ることが一難でめる。

そこで本発明の発展した実施例においては、前記配Ｉｆ
Ｍ層構造を形成する際に、横方向の配線層と同一平面上
にあってこれと平行して、ポリシリコンゲート電極上に
金属ｒｔｉ　を形成し、該金属ｌ―とポリシリコンゲー
ト電極とを１該ポリクリコンゲート電極の端子取出し部
において接続し、実質的にポリシリコンゲート電極の有
効断面積を増加させ。

該ポリシリコン電極の抵抗を低下せしめるつ前記金ＪＫ
＃は、絶縁膜を介してその下に位置するポリシリコンゲ
ート電極と同一パターン形状として、該ポリシリコンゲ
ート′戒極と重電させる構造をとることができる。しか
しながら、該金属層が、例えに領域４．７等から導出さ
れる横方向の配線と近接し属造工揚めるｉ伏電気的肴性
におφて問題が生ずる恐れが生ずる場合にはｈｊｇ’７
図に示すように、ポリシリコンゲート電極の端子取出し
部間を直膨状に結合する。

同図において、５１．５２は金ハ層、５！ｓＡ、５５Ｂ
。

ｓｓｃ並びに５４７　、５４Ｂ　、　５４Ｇは、該金属
層５１．５２とポリシリコンゲート電極の端子取出し部
上に設けられｆｃ接続孔でシシ、他は前述のｊｇ２図乃
至第４図％第６図、第７図及び第１０図等に示された部
位と同一番号を付している。なお、このほか、ゲート電
極を高耐熱性全組によって形成することもで筺る。

〔発明の効果〕

以上詳細に説明したように、本発明に係る大規模集積回
路は、基本単位セルとなる基本セルの構造が相補溢のＮ
ＩＢ構造七とル非常に小型でうるため、該基本セルの配
列領域内に数多くの基本セルを収容することができる。

そして集積匪を従来の大規模集積回路に比べてより大き
くすることがで逢る。

ま九基本セルの配＃ｉｊ！構造は複雑な配線構造を用い
ることなく、ゲー）’ｉｔ極配嶽のみからなりているた
め、非常に小屋でるる。従って、基本セル上には実質的
に基本セル専用の配線Ｐｍを形成する必狭がなＶｈ九め
、該基本セル上を他の基本セルとのあるいは他の基本セ
ル間の配線領域として用藝ることができ、更に未使用の
基本セル上も他の基本セル間の配縁領域として使用でき
るため、設計の自由度が非常に高い。

【図面の簡単な説明】

第１図は本発明に係る大規模集積囲路１ｋＩＰ４成する
共通部分の回路図、 第２図は共通部分のパターンの正面図、第３図線第２図
Ａ　−Ａ’線に沿って切断し九断面図、 第４図は第２図Ｅ　−Ｂ’脈に沿って切断した断拘図、 第５図はチップ上の共通部分の配列を示す平面図、 第６図および第７図は共通部分の配列を拡大して示した
平面図、 １ｇ８図はＨＡ　ＮＤ回路の論理シンボル図、ｊｇｔ図
はＨＡＮＤ回路の回路図、 第１０図は共通部分を用−九ＨＡＮＤ回路のレイアウト
図、 第１１図はＤ厘フリッグ・フロップ回路の論理シンボル
図、 第１２図はフリップ・フロップ回路の回路図。 第１３図はフリップ・７０ッグ回路のレイアウト図、 第１４図は共通部分配列領域に機能回路を配置した例を
示した配置図。 第１５図および第１６図は本発明を実施した大規模集積
回路チップの全体的な概略図、 １ｓ１７図は本発明における基本素子集合の他の実施例
を示す平面図でめる。 図中。 １は帛１のゲート電極配置Ｌ ＩＡ、　ＩＢ、　１Ｇは端子取出口。 ２は第２０ゲート電極配臘層、 ２Ａ、　２Ｂ、　２Ｇは端子取出口。 ５．４．５ＦＪ：、Ｎ”ｍ’ｌＲ域、 ６．７．８はＰ＋瀝領領域 ９はＰ臘島領域、 １０は半導体基板、 １１はゲート絶縁膜、 ２０は基本セルの配列領域、 ２１は基本素子集合（基本セル八 ２２は縦方向の配線用空領域。 ２５は横方向の配線用空領域、 ２４拡Ｐ＋渥領域、 ２５はＮ＋臘領領域 ４２′は均圧酬、 ５１．５２は金属層でるる。 特肝出願人富士通株式会社 代理人　弁理士　玉　蟲　久　五　部 第１図 第２図 １９　図 第　１０　図 １ｃｒ　。 ０　０ 第１３　記 第１４図 第１５図

Claims (1)

1. 【特許請求の範囲】 −Ｉｔ−導電型チャネル゛ＭＩＳ　）ランジスタと、ム
   対の反対導電型チャネルＭＩＳ）ランジスタとが並設さ
   れて成る基本素子集合が複数個配列された領域と、 該基本素子集合間に配線を施すことによって形成される
   論理回路と外部とのインターフェース回路が形成される
   ＠域とを母体半導体基板上に備え、前記インターフェー
   ス回路が形成される領域には入出カマクロスが複数個配
   置され、 該入出カマクロスは、電極パッドと、配線変更のみで複
   数種類の入出力バッファ回路を形成するに充分な素子と
   を具備していることを特徴とするマスク・スライス方式
   の半導体集積回路装置°。