JPS60242721A - Ｃｍｏｓ負荷回路 - Google Patents
Ｃｍｏｓ負荷回路Info
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- JPS60242721A JPS60242721A JP9911184A JP9911184A JPS60242721A JP S60242721 A JPS60242721 A JP S60242721A JP 9911184 A JP9911184 A JP 9911184A JP 9911184 A JP9911184 A JP 9911184A JP S60242721 A JPS60242721 A JP S60242721A
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- JP
- Japan
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- signal
- turned
- circuit
- logical
- switching
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- Pending
Links
- 230000005669 field effect Effects 0.000 claims description 5
- 230000002457 bidirectional effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 2
- OZFAFGSSMRRTDW-UHFFFAOYSA-N (2,4-dichlorophenyl) benzenesulfonate Chemical compound ClC1=CC(Cl)=CC=C1OS(=O)(=O)C1=CC=CC=C1 OZFAFGSSMRRTDW-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は０Ｍ０８回路における負荷回路の構成に関する
。
。
一般に、Ｎ型ＭＯ８電界効果トランジスタ（ＮＭＯ８）
とＰ型ＭＯ８電界効果トランジスタ（２ＭＯ８）の一対
から双補型Ｉｆ／１０８）ランジスタ（ＣＭＯ８）回路
が構成される。
とＰ型ＭＯ８電界効果トランジスタ（２ＭＯ８）の一対
から双補型Ｉｆ／１０８）ランジスタ（ＣＭＯ８）回路
が構成される。
（従来技術）
従来、このＣＭ０８回路は、入力のレベルが電源とグラ
ンド（接地レベル）との中間電位にある場合、２ＭＯ８
とＮＭＯ８とが同時にオン（ＯＮ）となるため、この０
Ｍ０８回路の最大の特徴である低消費電力という特性が
そこなわれるという問題があった。特に、双方向性回路
において、同一信号線上に接続される全ての双方向性回
路がオフ（ＯＦＦ）となった場合、その同一信号線を駆
動する回路がなくなるため、その電位が不定となる。
ンド（接地レベル）との中間電位にある場合、２ＭＯ８
とＮＭＯ８とが同時にオン（ＯＮ）となるため、この０
Ｍ０８回路の最大の特徴である低消費電力という特性が
そこなわれるという問題があった。特に、双方向性回路
において、同一信号線上に接続される全ての双方向性回
路がオフ（ＯＦＦ）となった場合、その同一信号線を駆
動する回路がなくなるため、その電位が不定となる。
そのため０Ｍ０８回路において電源とグランドの間Ｋか
ん通電流が流れ、低消費電力という特性がそこなわれる
。管だ、同一信号線上に接続される双方向性回路が常に
１回路のみ選択される様にするためには、非選択の状態
が生じないようにした選択回路を付加する必要があり、
そのため回路構成が複雑になるという欠点があった。
ん通電流が流れ、低消費電力という特性がそこなわれる
。管だ、同一信号線上に接続される双方向性回路が常に
１回路のみ選択される様にするためには、非選択の状態
が生じないようにした選択回路を付加する必要があり、
そのため回路構成が複雑になるという欠点があった。
（発明の目的）
本発明の目的は、このような欠点を解決し、同一の信号
線上に接続された全ての双方向性回路がＯＦＦ状態であ
ってもその信号線の電位を一方のレベルに保てるように
したＣＭＯ８負荷回路を提供することにある。
線上に接続された全ての双方向性回路がＯＦＦ状態であ
ってもその信号線の電位を一方のレベルに保てるように
したＣＭＯ８負荷回路を提供することにある。
（発明の構成）
本発明のＣＭＯ８負荷回路は、０Ｍ０８回路の出力端と
電源入力端との間を第１の制御信号によってオンオフす
る第１のスイッチングトランジスタと、前記出力端と接
地端との間を第２の制御信号によってオンオフする第２
のスイッチングトランジスタと、前記出力端からの信号
レベルの１あるいはＯに対応して前記第１あるいは第２
の制御信号を形成し前記第１あるいは第２のスイッチン
グトランジスタにそれぞれ供給するゲニト回路とを含み
構成される。
電源入力端との間を第１の制御信号によってオンオフす
る第１のスイッチングトランジスタと、前記出力端と接
地端との間を第２の制御信号によってオンオフする第２
のスイッチングトランジスタと、前記出力端からの信号
レベルの１あるいはＯに対応して前記第１あるいは第２
の制御信号を形成し前記第１あるいは第２のスイッチン
グトランジスタにそれぞれ供給するゲニト回路とを含み
構成される。
（実施例）
次に本発明を図面により詳細に説明する。
第１図は本発明の一実施例を含む回路図である。
本実施例の回路１は、電源に接続されたスイッチングト
ランジスタ２と、グランド忙接続されたスイッチングト
ランジスタ３と、これらスイッチングトランジスタ２，
３を切換えるためのゲート回路４とを含み構成される。
ランジスタ２と、グランド忙接続されたスイッチングト
ランジスタ３と、これらスイッチングトランジスタ２，
３を切換えるためのゲート回路４とを含み構成される。
次にこの回路の動作について説明する。スイッチングト
ランジスタ２は電源線８．信号９．切排信号１０．１１
に接続され、切換信号１１が「１」、信号１０がｒＯＪ
でＯＮとなり、信号１１がｒＯＪ、信号１０が「１」
でＯＦＦとなる。また、スイッチングトランジスタ３は
信号１１がｒＯＪ、ｆＭ号１０が「１」でＯＮとなシ、
信号１１が「１」、信号１０が「０」でＯＦＦとなる。
ランジスタ２は電源線８．信号９．切排信号１０．１１
に接続され、切換信号１１が「１」、信号１０がｒＯＪ
でＯＮとなり、信号１１がｒＯＪ、信号１０が「１」
でＯＦＦとなる。また、スイッチングトランジスタ３は
信号１１がｒＯＪ、ｆＭ号１０が「１」でＯＮとなシ、
信号１１が「１」、信号１０が「０」でＯＦＦとなる。
一方、この回路に接続される双方向ゲート回路５．６は
同時にＯＮすることはなく、いずれかがＯＮとなる。
同時にＯＮすることはなく、いずれかがＯＮとなる。
切換信号９が「１」の場合、ゲート回路４の出力信号ｌ
Ｏは「０」、信号ｌｌは「１」となるので、スイッチン
グトランジスタ２がＯＮとなシ。
Ｏは「０」、信号ｌｌは「１」となるので、スイッチン
グトランジスタ２がＯＮとなシ。
スイッチングトランジスタ３はＯＦＦとなり、信号９は
「１」Ｋ保たれる。一方、信号９が「０」の場合、ゲー
ト回路４の出力信号１０けｒｌＪ 。
「１」Ｋ保たれる。一方、信号９が「０」の場合、ゲー
ト回路４の出力信号１０けｒｌＪ 。
信号１１は「０」となりスイッチングトランジスタ３が
ＯＮとなり、スイッチングトランジスタ２は０ＦＦＩ、
て信号９は「０」Ｋ保たれる。
ＯＮとなり、スイッチングトランジスタ２は０ＦＦＩ、
て信号９は「０」Ｋ保たれる。
さらに、信号９がｒｌＪで双方向ゲート回路５゜６とも
ＫＯＦＦ状態の場合、同様にスイッチングトランジスタ
２がＯＮ、スイッチングトランジスタ３がＯＦＦとなり
、信号９はｒｌＪに保たれ、信号９がｒＯＪで双方向ゲ
ート回路５，６ともにＯＦＦ状態の場合も同様にスイッ
チングトランジスタ２がＯＦＦ、スイッチングトランジ
スタ３がＯＮとなって、信号９は「０」Ｋ保たれる。従
って、双方向ゲート回路５，６がＯＦＦ状態であっても
信号９が前の値を保つためゲート回路７にかん通電流が
流れることはない。
ＫＯＦＦ状態の場合、同様にスイッチングトランジスタ
２がＯＮ、スイッチングトランジスタ３がＯＦＦとなり
、信号９はｒｌＪに保たれ、信号９がｒＯＪで双方向ゲ
ート回路５，６ともにＯＦＦ状態の場合も同様にスイッ
チングトランジスタ２がＯＦＦ、スイッチングトランジ
スタ３がＯＮとなって、信号９は「０」Ｋ保たれる。従
って、双方向ゲート回路５，６がＯＦＦ状態であっても
信号９が前の値を保つためゲート回路７にかん通電流が
流れることはない。
（発明の効果）
本発明は、以上説明したようにＣｕＯ２の負荷回路を構
成すること罠より、同−信号に接続される双方向性回路
が全てＯＦ Ｆであっても、低消費電力化が計られ、双
方向性回路の１回路が必ずＯＮでなくてはならないとい
う制限をなくすことが出来る。
成すること罠より、同−信号に接続される双方向性回路
が全てＯＦ Ｆであっても、低消費電力化が計られ、双
方向性回路の１回路が必ずＯＮでなくてはならないとい
う制限をなくすことが出来る。
第１図は本発明の一実施例の回路図である。図において
、 １・・・・・・本実施例の回路、２．３・・・・・・ス
イッチングトランジスタ、４・・・・・・ゲート回路、
５．６・・・・・・双方向ゲート回路、７・・・・・・
ゲート回路、８・・・・・・電源線、９・−・・・・信
号、１０．１１・・・・・・切換信号である。 ゛ 、 代理人 弁理士 内 原 目ｌ 。
、 １・・・・・・本実施例の回路、２．３・・・・・・ス
イッチングトランジスタ、４・・・・・・ゲート回路、
５．６・・・・・・双方向ゲート回路、７・・・・・・
ゲート回路、８・・・・・・電源線、９・−・・・・信
号、１０．１１・・・・・・切換信号である。 ゛ 、 代理人 弁理士 内 原 目ｌ 。
Claims (1)
- ＣＭＯ８電界効電界効果トラフ９フ２出力端と電源入力
端との間を第１の制御信号によってオンオフする第１の
スイッチングトランジスタと、前記出力端と接地端との
間を第２の制御信号によってオンオフ子る第２のスイッ
チングトランジスタと、前記出力端からの信号レベルの
１あるいはＯに対応して前記第１あるいは第２の制御信
号を形成し前記第１あるいは第２のスイッチングトラン
ジスタにそれぞれ供給するゲート回路とを含むＣＭＯ８
負荷回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9911184A JPS60242721A (ja) | 1984-05-17 | 1984-05-17 | Ｃｍｏｓ負荷回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9911184A JPS60242721A (ja) | 1984-05-17 | 1984-05-17 | Ｃｍｏｓ負荷回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60242721A true JPS60242721A (ja) | 1985-12-02 |
Family
ID=14238706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9911184A Pending JPS60242721A (ja) | 1984-05-17 | 1984-05-17 | Ｃｍｏｓ負荷回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242721A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4890012A (en) * | 1987-05-27 | 1989-12-26 | Sgs-Thomson Microelectronics Gmbh | An integrated controlled FET switch |
| US5059838A (en) * | 1989-01-17 | 1991-10-22 | Kabushiki Kaisha Toshiba | Signal delay circuit using charge pump circuit |
-
1984
- 1984-05-17 JP JP9911184A patent/JPS60242721A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4890012A (en) * | 1987-05-27 | 1989-12-26 | Sgs-Thomson Microelectronics Gmbh | An integrated controlled FET switch |
| US5059838A (en) * | 1989-01-17 | 1991-10-22 | Kabushiki Kaisha Toshiba | Signal delay circuit using charge pump circuit |
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