JPS60244880A - レ−ダビデオ信号の記憶装置 - Google Patents
レ−ダビデオ信号の記憶装置Info
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- JPS60244880A JPS60244880A JP59102308A JP10230884A JPS60244880A JP S60244880 A JPS60244880 A JP S60244880A JP 59102308 A JP59102308 A JP 59102308A JP 10230884 A JP10230884 A JP 10230884A JP S60244880 A JPS60244880 A JP S60244880A
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- 238000012545 processing Methods 0.000 description 3
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
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- G01S7/28—Details of pulse systems
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、レーダビデオ信号の記憶装置、特にレーダビ
デオ信号を実時間で記憶装置に書き込むとともに、書込
み動作と独立して記憶装置に記憶されているデータの読
み出しが行えるレーダビデオ信号の記憶装置に関するも
のである。
デオ信号を実時間で記憶装置に書き込むとともに、書込
み動作と独立して記憶装置に記憶されているデータの読
み出しが行えるレーダビデオ信号の記憶装置に関するも
のである。
（従来技術）
近年、レーダ装置の高機能化並びにレーダ装置から得ら
几るレーダビデオ信号の処理装置或いは応用機器の開発
が進み、レーダビデオ信号をディジモル回路網又ｕＯＰ
Ｕシステムにより処理することが一般化しつつある。
几るレーダビデオ信号の処理装置或いは応用機器の開発
が進み、レーダビデオ信号をディジモル回路網又ｕＯＰ
Ｕシステムにより処理することが一般化しつつある。
こ几に伴い−、レーダ装置のトリガＡルスに同期した時
間系でレーダビデオ信号を記憶回路に記憶し、この記憶
したレーダビデオ信号全異なる時間系で記憶−回路から
読み出す記憶装置の必要性が高まり、広く利用さ几てい
る。
間系でレーダビデオ信号を記憶回路に記憶し、この記憶
したレーダビデオ信号全異なる時間系で記憶−回路から
読み出す記憶装置の必要性が高まり、広く利用さ几てい
る。
しかるに、従来のこの種の記憶装置では、量子化さ几た
レーダビデオ信号をサンプルする時間と、サンプルした
レーダビデオ信号全記憶装置に書き込む時間とに違いが
あるため、１個のトリガ・ぐルスにより得らｎ穴し−ダ
ビデオ信号を所定のサンプル周期で書き込んだ後に、記
憶装置の書き込み速度に見合った周期で読み出す速度変
換回路が必要であった。
レーダビデオ信号をサンプルする時間と、サンプルした
レーダビデオ信号全記憶装置に書き込む時間とに違いが
あるため、１個のトリガ・ぐルスにより得らｎ穴し−ダ
ビデオ信号を所定のサンプル周期で書き込んだ後に、記
憶装置の書き込み速度に見合った周期で読み出す速度変
換回路が必要であった。
従来のレーダビデオ信号の記憶装置は、−第７図に示す
ような回路構成が使用さｎていた。すなわち第８図のタ
イミングチャートｅ参照して、送信用のトリガパルスに
基づいてサンプルクロック回路２１から所定の分解能に
見合うサンプルクロックが出力さ几る。１個のトリガパ
ルスによりエコーとして得らｔＬｆｃレーダビデオ信号
をサンプルクロックで副記憶回路２２に取り込む。この
レーダビデオ信号の取り込みが終了したとき、副記憶回
路２２は書込み制御回路２−３に終了したこと全報告し
、書込み要求信号を出力する。書込み制御回路２３は副
記憶回路２２からの書込み要求信号を受け、主記憶回路
２４の書き込みに充分な時間を持った書込みクロック（
この）ξルス幅’ｋＴｓト”ｊる）で、副記憶回路２２
から取り込まｎたレーダビデオ信号を読み出し、主記憶
回路２４に書き込む。
ような回路構成が使用さｎていた。すなわち第８図のタ
イミングチャートｅ参照して、送信用のトリガパルスに
基づいてサンプルクロック回路２１から所定の分解能に
見合うサンプルクロックが出力さ几る。１個のトリガパ
ルスによりエコーとして得らｔＬｆｃレーダビデオ信号
をサンプルクロックで副記憶回路２２に取り込む。この
レーダビデオ信号の取り込みが終了したとき、副記憶回
路２２は書込み制御回路２−３に終了したこと全報告し
、書込み要求信号を出力する。書込み制御回路２３は副
記憶回路２２からの書込み要求信号を受け、主記憶回路
２４の書き込みに充分な時間を持った書込みクロック（
この）ξルス幅’ｋＴｓト”ｊる）で、副記憶回路２２
から取り込まｎたレーダビデオ信号を読み出し、主記憶
回路２４に書き込む。
すなわち書込み制御回路２３から出力さ几る書込みクロ
ックで、副記憶回路２２に取り込まｎｆｃレーダビデオ
信号が読み出さｎ、主記憶回路２４へ転送さ１．る。こ
の転送に用いら几る書込みクロックは、別個に設けらｆ
″Ｌり書込み・読出し切換制御回路２５からの書込み許
可信号に同期させ、読出し制御回路２６にエフ主記憶回
路２４に格納さ３ｆｃレ一ダビデオ信号を読み出す読出
し動作と競合が生じないようにしている。
ックで、副記憶回路２２に取り込まｎｆｃレーダビデオ
信号が読み出さｎ、主記憶回路２４へ転送さ１．る。こ
の転送に用いら几る書込みクロックは、別個に設けらｆ
″Ｌり書込み・読出し切換制御回路２５からの書込み許
可信号に同期させ、読出し制御回路２６にエフ主記憶回
路２４に格納さ３ｆｃレ一ダビデオ信号を読み出す読出
し動作と競合が生じないようにしている。
（従−来技術の問題点）
上記説明のレーダビデオ信号の記憶装置では、エコーと
してのレーダビデオ信号を副記憶回路２２に取り込んで
から、主記憶回路２４に記憶さｎた該レーダビデオ信号
を書き込むまでの時間Ｔ３エク送信用のトリガパルスの
周期Ｔｏｋ短かくすることができないでいた。
してのレーダビデオ信号を副記憶回路２２に取り込んで
から、主記憶回路２４に記憶さｎた該レーダビデオ信号
を書き込むまでの時間Ｔ３エク送信用のトリガパルスの
周期Ｔｏｋ短かくすることができないでいた。
ま次、主記憶回路２４の書込み時間憎、読出し時間ＴＲ
と書込み・読出し切換制御回路２５から出力さｎ、る書
込み許可信号ＴＩ、読出し許可信号Ｔ２との間は、そ几
ぞ几系？異にする別の時間系で処理を行っているので、
第９図に示さ一１″したタイムチャートから判るように
、主記憶回路２４のアクセス待ち時間（第９図斜線部〕
が生じ、主記憶回路２４のアクセス時間ＴＷ、ＴＲ，で
実質上肢主記憶回路２４全アクセスし々いでいた。
と書込み・読出し切換制御回路２５から出力さｎ、る書
込み許可信号ＴＩ、読出し許可信号Ｔ２との間は、そ几
ぞ几系？異にする別の時間系で処理を行っているので、
第９図に示さ一１″したタイムチャートから判るように
、主記憶回路２４のアクセス待ち時間（第９図斜線部〕
が生じ、主記憶回路２４のアクセス時間ＴＷ、ＴＲ，で
実質上肢主記憶回路２４全アクセスし々いでいた。
このため送信用のトリガパルスの周期及び読み出し可能
な時間がと几らによって拘束さｎ１周辺回路の設計やシ
ステム設計の自由度が小さくなるという欠点があった。
な時間がと几らによって拘束さｎ１周辺回路の設計やシ
ステム設計の自由度が小さくなるという欠点があった。
（発明の目的）
本発明は上記の欠点を解決することを目的としており、
主記憶回路の書き込み、読出しのタイミング切換を読出
し終了信号、書込み終了信号で制御し、書込み時間、読
出し時間の確保、は、書込み制御回路、読出し制御回路
で各々独立して行う構成を採ることにエリ、送信用のト
リガパルスとの同期に全く無関係で、かつ主記憶回路の
読出し動作についても、その読出し時間が最長でも１回
の書込み時間分の遅几だけで、常に読出しが可能となる
レーダビデオ信号の記憶装置を提供することを目的とし
ている。
主記憶回路の書き込み、読出しのタイミング切換を読出
し終了信号、書込み終了信号で制御し、書込み時間、読
出し時間の確保、は、書込み制御回路、読出し制御回路
で各々独立して行う構成を採ることにエリ、送信用のト
リガパルスとの同期に全く無関係で、かつ主記憶回路の
読出し動作についても、その読出し時間が最長でも１回
の書込み時間分の遅几だけで、常に読出しが可能となる
レーダビデオ信号の記憶装置を提供することを目的とし
ている。
（発明の構成）
上記の目的を達成するため、本発明のレーダビデオ記憶
装置はサンプルクロック信号を発生するサンプルクロッ
ク回路と、レーダビデオ信号を前記サンプルクロック信
号にエリサンプリングして記憶するとともに、前記記憶
さｆＬ７’ｃレーダビデオ信号全所定時間保持する副記
憶回路と、該副記憶回路より出力さｎｔレーダビデオ信
号を記憶する主記憶回路と、前記主記憶回路へのレーダ
ビデオ信号の書込みが終了したとき書込み終了信号を発
生する書込み制御回路と、前記主記憶回路からのレーダ
ビデオ信号の読出しが終了したとき読出し終了信号を発
生する読出し制御回路とを備え、前記主記憶回路に記憶
さｆ′Ｌ、タレーダビデオ信号を読み出す場合には前記
書込み終了信号にエリ読出し動作？開始し、前記主記憶
回路にレーダビデオ信号を書込む場合には前記読出し終
了信号により書込み動作を開始するようにしたこと全特
徴としている。
装置はサンプルクロック信号を発生するサンプルクロッ
ク回路と、レーダビデオ信号を前記サンプルクロック信
号にエリサンプリングして記憶するとともに、前記記憶
さｆＬ７’ｃレーダビデオ信号全所定時間保持する副記
憶回路と、該副記憶回路より出力さｎｔレーダビデオ信
号を記憶する主記憶回路と、前記主記憶回路へのレーダ
ビデオ信号の書込みが終了したとき書込み終了信号を発
生する書込み制御回路と、前記主記憶回路からのレーダ
ビデオ信号の読出しが終了したとき読出し終了信号を発
生する読出し制御回路とを備え、前記主記憶回路に記憶
さｆ′Ｌ、タレーダビデオ信号を読み出す場合には前記
書込み終了信号にエリ読出し動作？開始し、前記主記憶
回路にレーダビデオ信号を書込む場合には前記読出し終
了信号により書込み動作を開始するようにしたこと全特
徴としている。
（発明の実施例）
第１図は本発明に係るレーダビデオ信号の記憶装置の一
実施例構成、第４図は副記憶回路の一実施例回路構成、
第３図は主記憶回路アクセスの切換回路の一実施例回路
構成、第４図は本発明の動作タイムチャート、第５図は
書き込みと読み出しとが競合した部分の拡大した動作タ
イムチャート、第６図は書込み要求がない場せの拡大動
作タイムチャート全示している。
実施例構成、第４図は副記憶回路の一実施例回路構成、
第３図は主記憶回路アクセスの切換回路の一実施例回路
構成、第４図は本発明の動作タイムチャート、第５図は
書き込みと読み出しとが競合した部分の拡大した動作タ
イムチャート、第６図は書込み要求がない場せの拡大動
作タイムチャート全示している。
第１図において、１はサンプルクロック回路、２は副記
憶回路、３は書込み制御回路、４は主記憶回路、５は読
出し制御回路を表わしている。。
憶回路、３は書込み制御回路、４は主記憶回路、５は読
出し制御回路を表わしている。。
送信用のトルがＡルス（第４図のＩ）に基づいて、サン
プルクロック回路１から所属の分解能に見合うサンプル
クロックが出力される（第４図の■）。１個のトリガノ
ξルスにエフエコーとして得らｎ、たレーダビデオ信号
（第４図のＭ）ｗｓ主記憶回路４の書込み時間Ｔｗと読
出し時間ＴＲとの（Ｔｗ＋Ｔ几）時間分だけ上記サンプ
ルクロックでサンプリングし、副記憶回路２に取り込む
。
プルクロック回路１から所属の分解能に見合うサンプル
クロックが出力される（第４図の■）。１個のトリガノ
ξルスにエフエコーとして得らｎ、たレーダビデオ信号
（第４図のＭ）ｗｓ主記憶回路４の書込み時間Ｔｗと読
出し時間ＴＲとの（Ｔｗ＋Ｔ几）時間分だけ上記サンプ
ルクロックでサンプリングし、副記憶回路２に取り込む
。
この副記憶回路２は、例えば第２図に示さｌｒｌ、た如
く直列・並列変換全行うシフトレジスタ６と該シフトレ
ジスタ６のビット長に対応したビット長のラッチ回路７
等で構成さｔ″Ｌｆｃ二重バッファ構造の記憶回路であ
る。時間（’ｒＢ−＝ ＴＷ）分の量子化さｎ ２ Ｌ
／ −７ビデオ信号のデータがシフトレジスタ６のビッ
ト長すべてに入力すると、サンプルクロック回路１から
ラッチ回路７へ（ＴＲ十〜）データサーンプルクロツク
が出さｒＬ（第４図のＶ）、シフトレジスタ６に格納さ
れていたデータはラッチ回路７でラッチさ几る。一方シ
フトレジスタ６は次順入力してくる量子化さｎたレーダ
ビデオ信号のデータをサンプルクロック回路１からのサ
ンプルクロックで格納し、休むことなくシアートさせ、
シフト動作を停止させることなくレーダビデオ信号を取
り込む。
く直列・並列変換全行うシフトレジスタ６と該シフトレ
ジスタ６のビット長に対応したビット長のラッチ回路７
等で構成さｔ″Ｌｆｃ二重バッファ構造の記憶回路であ
る。時間（’ｒＢ−＝ ＴＷ）分の量子化さｎ ２ Ｌ
／ −７ビデオ信号のデータがシフトレジスタ６のビッ
ト長すべてに入力すると、サンプルクロック回路１から
ラッチ回路７へ（ＴＲ十〜）データサーンプルクロツク
が出さｒＬ（第４図のＶ）、シフトレジスタ６に格納さ
れていたデータはラッチ回路７でラッチさ几る。一方シ
フトレジスタ６は次順入力してくる量子化さｎたレーダ
ビデオ信号のデータをサンプルクロック回路１からのサ
ンプルクロックで格納し、休むことなくシアートさせ、
シフト動作を停止させることなくレーダビデオ信号を取
り込む。
副記憶回路２のラッチ動作が終了すると、該副記憶回路
２は書込み制御回路３ヘラッチ動作の終了に同期した書
込み要求信号全出力する。書込み制御回路３は、この書
込み要求信号を受け友とき、読出し制御回路５が主記憶
回路４をアクセスしていないかどうかを調べるため、読
出し制御回路５からの読出し終了信号の有無を調べる。
２は書込み制御回路３ヘラッチ動作の終了に同期した書
込み要求信号全出力する。書込み制御回路３は、この書
込み要求信号を受け友とき、読出し制御回路５が主記憶
回路４をアクセスしていないかどうかを調べるため、読
出し制御回路５からの読出し終了信号の有無を調べる。
この読出し終了信号が存在してい几ば、すなわち読出し
動作が終了していｎば、直ちに副記憶回路２のラッチ回
路７にラッチさ几ているデータを主記憶回路４へ転送し
書き込んでしまう。一方読出し制御回路５が主記憶回路
４をアクセスしているときは、すなわち読み出しと書き
込みとが競合したときには、読出し制御回路５の読み出
しが終了するまで待機し、その終了を待って、つまり読
出し終了信号の消滅（読出し終了信号の反転）を受けて
、直ちに書込み制御回路３は主記憶回路４へ書込み動作
を開始させる（第５図）。
動作が終了していｎば、直ちに副記憶回路２のラッチ回
路７にラッチさ几ているデータを主記憶回路４へ転送し
書き込んでしまう。一方読出し制御回路５が主記憶回路
４をアクセスしているときは、すなわち読み出しと書き
込みとが競合したときには、読出し制御回路５の読み出
しが終了するまで待機し、その終了を待って、つまり読
出し終了信号の消滅（読出し終了信号の反転）を受けて
、直ちに書込み制御回路３は主記憶回路４へ書込み動作
を開始させる（第５図）。
＃３図には主記憶回路アクセスの切換回路例が示さ几て
おり、書込み制御回路３友び読出し制御回路５には、フ
リップフロップ回路８ 、１１．ナンド回路９ 、１２
．インバータ回路１０．１３がそｎ、ぞ几設けら九てお
り、ナンド回路９と１２でフリップ７０ツゾを構成して
いる。
おり、書込み制御回路３友び読出し制御回路５には、フ
リップフロップ回路８ 、１１．ナンド回路９ 、１２
．インバータ回路１０．１３がそｎ、ぞ几設けら九てお
り、ナンド回路９と１２でフリップ７０ツゾを構成して
いる。
今、上記説明した如く、読出し制御回路５側が主記憶回
路４をアクセスしている最中に、書込み制御回路３へ書
込み要求信号が入ると、７リツプフロツプ回路８の出力
Ｑは論理「Ｈ」Ｃ以下単にｒＨＪ 、ｒＬＪの如く略記
する）となる。この書込み要求信号は該フリップフロッ
プ回路８で保持さｎ１ナンド回路１２の出力がｒＬＪか
ら「Ｈ」へ反転するいわゆる読出し制御回路５側の読出
し終了信号が現わｎるまで書込み要求信号を７リツプフ
ロツプ回路８は出し続ける。読出し制御回路５側の読み
出しが終了すると、インバータ回路１３ケ介してフリッ
プフロップ回路１１ｔ−クリアし、その出−力Ｑは「Ｈ
」からｒＬＪへ反転する。こ几に工ってナンド回路１２
の出力はｒＨＪの読出し終了信号を出力し、同時に該ナ
ンド回路１２と７リツプフロツプを構成するナンド回路
９の出力は「Ｈ」からｒＬＪに反転し、書込み制御回路
３の主記憶回路４に対するアクセスが始まる。
路４をアクセスしている最中に、書込み制御回路３へ書
込み要求信号が入ると、７リツプフロツプ回路８の出力
Ｑは論理「Ｈ」Ｃ以下単にｒＨＪ 、ｒＬＪの如く略記
する）となる。この書込み要求信号は該フリップフロッ
プ回路８で保持さｎ１ナンド回路１２の出力がｒＬＪか
ら「Ｈ」へ反転するいわゆる読出し制御回路５側の読出
し終了信号が現わｎるまで書込み要求信号を７リツプフ
ロツプ回路８は出し続ける。読出し制御回路５側の読み
出しが終了すると、インバータ回路１３ケ介してフリッ
プフロップ回路１１ｔ−クリアし、その出−力Ｑは「Ｈ
」からｒＬＪへ反転する。こ几に工ってナンド回路１２
の出力はｒＨＪの読出し終了信号を出力し、同時に該ナ
ンド回路１２と７リツプフロツプを構成するナンド回路
９の出力は「Ｈ」からｒＬＪに反転し、書込み制御回路
３の主記憶回路４に対するアクセスが始まる。
そして主記憶回路４の書き込みに要する時間詣で、副記
憶回路２のラッチ回路７にラッチさｎているデータが主
記憶回路４に書き込まｎる。従って書込み要求が発生し
てから最長でも（’Ｉ’Ｗ＋ＴＲ，）時間後には主記憶
回路４へのデータの書込み動作が完了する。このため副
記憶回路２において、（Ｔｗ＋ＴＨ）時間のデータ保持
を行うことにより、読出し動作に影響さｎることなく実
質上主記憶回路４に実時間で書き込むことが可能となる
。また送信用のトリガパルスの周期が本発明の装置に影
響を与えることもない。
憶回路２のラッチ回路７にラッチさｎているデータが主
記憶回路４に書き込まｎる。従って書込み要求が発生し
てから最長でも（’Ｉ’Ｗ＋ＴＲ，）時間後には主記憶
回路４へのデータの書込み動作が完了する。このため副
記憶回路２において、（Ｔｗ＋ＴＨ）時間のデータ保持
を行うことにより、読出し動作に影響さｎることなく実
質上主記憶回路４に実時間で書き込むことが可能となる
。また送信用のトリガパルスの周期が本発明の装置に影
響を与えることもない。
第６図は書込み要求がない場合の拡大動作タイムチャー
トを示しており、書込み制御回路３からの書込み要求信
号が出力さＴない場合は、読出し制御回路５から読出し
要求信号が出力さｎ、るごとに、第３図で説明しに読出
し終了信号が存在しているので、時間ＴＲの周期で連続
して読み出さ几る。
トを示しており、書込み制御回路３からの書込み要求信
号が出力さＴない場合は、読出し制御回路５から読出し
要求信号が出力さｎ、るごとに、第３図で説明しに読出
し終了信号が存在しているので、時間ＴＲの周期で連続
して読み出さ几る。
本発明に係るレーダビデオ信号の記憶装置は、副記憶回
路２の構成例として、直並列変換器とラッチ回路を使用
し、ノぐラレル出力を持った回路構成を例示したが、そ
の他の二重ノ々ツファ構造金もつものであｎばいずｎの
回路構成の記憶回路でもよい。また書込み時間の間保持
できる回路であｎばいずｎの回路構成でもよく、従って
シリアル出力でこのような回路を構成した場合も本実施
例における副記憶回路２に使用することができる。
路２の構成例として、直並列変換器とラッチ回路を使用
し、ノぐラレル出力を持った回路構成を例示したが、そ
の他の二重ノ々ツファ構造金もつものであｎばいずｎの
回路構成の記憶回路でもよい。また書込み時間の間保持
できる回路であｎばいずｎの回路構成でもよく、従って
シリアル出力でこのような回路を構成した場合も本実施
例における副記憶回路２に使用することができる。
（発明の効果）
以上説明した如く、本発明によｔ′１２ば読出し動作に
影響さｎずに実時間でレーダビデオ信号を書き込むこと
ができ、また送信用のトリがパルスの周期が本装置に影
Ｉｌｌを与えることもない。従って送信用のトリガノＲ
ルスの周期や読出し可能な時間に対する制限が緩和さ九
、周辺回路の設計やシステム設計の自由度が大となる。
影響さｎずに実時間でレーダビデオ信号を書き込むこと
ができ、また送信用のトリがパルスの周期が本装置に影
Ｉｌｌを与えることもない。従って送信用のトリガノＲ
ルスの周期や読出し可能な時間に対する制限が緩和さ九
、周辺回路の設計やシステム設計の自由度が大となる。
またレーダビデオ信号の書き込みは時間（Ｔｗ＋’ｒＴ
Ｌ）ごとに完了しているため、送信用のトリＩノぐルス
の周期は書込み時間に無関係となる。
Ｌ）ごとに完了しているため、送信用のトリＩノぐルス
の周期は書込み時間に無関係となる。
さらに、書込み動作、読出し動作が終了したら直ちに次
の読出し動作、書込み動作が可能であるため、別個の時
間系の書込み・読出し切換制御回路を備えた従来の装置
において生じていた主記憶回路アクセスの待ち時間によ
る時間四スがなくなり、主記憶回路に対する書込み、読
出し速度が速くなる。こ几により副記憶回路のデータ保
持時間も短時間となり、回路構成が容易となるという効
果が生じる。
の読出し動作、書込み動作が可能であるため、別個の時
間系の書込み・読出し切換制御回路を備えた従来の装置
において生じていた主記憶回路アクセスの待ち時間によ
る時間四スがなくなり、主記憶回路に対する書込み、読
出し速度が速くなる。こ几により副記憶回路のデータ保
持時間も短時間となり、回路構成が容易となるという効
果が生じる。
そして本発明は、レーダビデオ信号の高輝度表示に用い
ら几るほか、レーダビデオ信号を一旦記憶して逐次必要
なデータとして読み出す装置、例えば衝突予防装置等に
も利用さ几、利用範囲は広い。
ら几るほか、レーダビデオ信号を一旦記憶して逐次必要
なデータとして読み出す装置、例えば衝突予防装置等に
も利用さ几、利用範囲は広い。
第１図は本発明に係るレーダビデオ信号の記憶装置の一
実施例構成、第２図は副記憶回路の一実施例回路構成、
−第３図は主記憶回路アクセスの切換回路の一実施例回
路構成、第４図は本発明の動作タイムチャート、第５図
は書き込みと読み出しとが競合した部分の拡大した動作
タイムチャート、第６図は書込み要求がない場合の拡大
動作タイムチャート、第７図は従来のレーダビデオ信号
の記憶装置の構成例、Ｍ８図はその動作タイムチャート
、第９図は主記憶回路アクセスの待ち時間を説明してい
る動作タイムチャー）？示している。 １・・・サンプルクロック回路、２・・・副記憶回路、
３・・・書込み制御回路、４・・・主記憶回路、５・・
・読出し制御回路、６・・・シフトレジスタ、７・・・
ラッチ回路、８・・・フリツプフロツプ回路、９・・・
ナンド回路、１０・・・インバータ回路、１１・・・フ
リツプフロツプ回路、１２・−ナンド回路、１３・・・
インバータ回路、２１・・・サンプルクロック回路、２
２・・・副記憶回路、２３・・・書込み制御回路、２４
・・・主記憶回路、２５・・・書込み・読出し切換制御
回路、２６・・・読出し制御回路。 特許出願人 安立電気株式会社 第１図 ３ 第２図 第３図 る 第４図 第５図 第６図 護ａ；し零コて′イ４町」； データ観〃出し 一１゛−ｒＲｌ □８第７図
実施例構成、第２図は副記憶回路の一実施例回路構成、
−第３図は主記憶回路アクセスの切換回路の一実施例回
路構成、第４図は本発明の動作タイムチャート、第５図
は書き込みと読み出しとが競合した部分の拡大した動作
タイムチャート、第６図は書込み要求がない場合の拡大
動作タイムチャート、第７図は従来のレーダビデオ信号
の記憶装置の構成例、Ｍ８図はその動作タイムチャート
、第９図は主記憶回路アクセスの待ち時間を説明してい
る動作タイムチャー）？示している。 １・・・サンプルクロック回路、２・・・副記憶回路、
３・・・書込み制御回路、４・・・主記憶回路、５・・
・読出し制御回路、６・・・シフトレジスタ、７・・・
ラッチ回路、８・・・フリツプフロツプ回路、９・・・
ナンド回路、１０・・・インバータ回路、１１・・・フ
リツプフロツプ回路、１２・−ナンド回路、１３・・・
インバータ回路、２１・・・サンプルクロック回路、２
２・・・副記憶回路、２３・・・書込み制御回路、２４
・・・主記憶回路、２５・・・書込み・読出し切換制御
回路、２６・・・読出し制御回路。 特許出願人 安立電気株式会社 第１図 ３ 第２図 第３図 る 第４図 第５図 第６図 護ａ；し零コて′イ４町」； データ観〃出し 一１゛−ｒＲｌ □８第７図
Claims (1)
- サンプルクロック信号を発生するサンプルクロック回路
と；レーダビデオ信号を前記サンプルクロック信号によ
りサンプリングして記憶するとともに、前記記憶さ几た
レーダビデオ信号を所定時間保持する副記憶回路と；該
副記憶回路より出力さｎたレーダビデオ信号全記憶する
主記憶回路と；前記主記憶回路へのレーダビデオ信号の
書込みが終了したとき書込み終了信号を発生する書込み
制御回路と；前記主記憶回路からのレーダビデオ信号の
読出しが終了したとき読出し終了信号を発生する読出し
制御回路とを備え、前記主記憶回路に記憶さ２′Ｌ、た
レーダビデオ信号を読み出す場合には前記書込み終了信
号により続出し動作を開始し、前記主記憶回路にレーダ
ビデオ信号を書込む場合には前記読出し終了信号により
書込み動作を開始するようにしたことを特徴とするレー
ダビデオ信号の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102308A JPS60244880A (ja) | 1984-05-21 | 1984-05-21 | レ−ダビデオ信号の記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102308A JPS60244880A (ja) | 1984-05-21 | 1984-05-21 | レ−ダビデオ信号の記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60244880A true JPS60244880A (ja) | 1985-12-04 |
| JPH0410992B2 JPH0410992B2 (ja) | 1992-02-27 |
Family
ID=14323973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102308A Granted JPS60244880A (ja) | 1984-05-21 | 1984-05-21 | レ−ダビデオ信号の記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60244880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62147380A (ja) * | 1985-12-20 | 1987-07-01 | Tokyo Keiki Co Ltd | デジタルレ−ダシステムのメモリ制御装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039887A (ja) * | 1973-08-11 | 1975-04-12 | ||
| JPS55122178U (ja) * | 1979-02-23 | 1980-08-30 | ||
| JPS5957180A (ja) * | 1982-09-27 | 1984-04-02 | Koden Electronics Co Ltd | リタイミング表示レ−ダ装置 |
-
1984
- 1984-05-21 JP JP59102308A patent/JPS60244880A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039887A (ja) * | 1973-08-11 | 1975-04-12 | ||
| JPS55122178U (ja) * | 1979-02-23 | 1980-08-30 | ||
| JPS5957180A (ja) * | 1982-09-27 | 1984-04-02 | Koden Electronics Co Ltd | リタイミング表示レ−ダ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62147380A (ja) * | 1985-12-20 | 1987-07-01 | Tokyo Keiki Co Ltd | デジタルレ−ダシステムのメモリ制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410992B2 (ja) | 1992-02-27 |
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