JPH0289438A

JPH0289438A - サンプリング回路

Info

Publication number: JPH0289438A
Application number: JP63241509A
Authority: JP
Inventors: Mitsuo Suzuki; 光男鈴木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-27
Filing date: 1988-09-27
Publication date: 1990-03-29
Also published as: US5081373A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はディジタルデータをサンプリングするためのサ
ンプリング回路に関するものである。

（従来の技術）電子機器おいてディジタルデータをサンプリングするた
めに用いられているサンプリング回路として第３図のよ
うなものがある。このサンプリング回路は既存の汎用１
０のひとつであるＤ型フィリップフロップＩＣを使用し
たもので、このＤ型フィリップフロップの回路構成がこ
の第３図の如きである。すなわち、図において、１１．
１２．２１．２２はそれぞれコントロールゲート付の３
ステートインバータであり、いずれもコントロールゲー
トにＨ−の信号が与えられると信号を阻止し、Ｌ−の信
号が与えられると信号を通す。５２．５３はそれぞれイ
ンバータであり、これら５２．５３の直列回路を通して
クロックパルスＣ１、Ｋを入力することにより、駆動用
クロック信号φ、φを同相として得ている。そして、こ
の駆動用クロック信号φが３ステートゲート１１．１２
の駆動用クロックとなり、そして、駆動用クロック信号
Ｔが３ステートゲート２１．２２の動作クロックとなる
。そのため、３ステートゲート１１．１２が動作中の時
は３ステートゲート２１．２２は休止となり、３ステー
トゲート１１、１２が休止の時は３ステートゲ−）２１
．２２は動作状態となる。

入力データＤＡＴＡは３ステートゲート２１を介して入
力し、これをインバータ５１を介して前記３ステートゲ
ート２２に送り、この３ステートゲート２２を介して出
力するようにすると共に、前記インバータ５１には逆並
列に前記３ステートゲート１１を接続して、これにより
、入力クロックパルスＣＬＫが−Ｌ＝となった時、入力
データＤＡＴＡを取込み、インバータ５１とこれに逆並
列接続した前記３ステートゲート１１とにより、当該取
込んだデータＤＡＴＡを保持し、入力クロックパルスＣ
ＬＫが−Ｈ”となった時、この保持データＤＡＴＡを出
力する。そして、この出力をＡＮＤゲート３１及びＮＯ
Ｒゲート４１の直列回路を介して出力する。ＡＮＤゲー
ト３１及びＮＯＲゲート４１の直列回路には逆並列に前
記３ステートゲート２２が接続してあり、入力クロック
パルスがＬ″の間、ＮＯＲゲート４１の出力データをＡ
ＮＤゲト３１に戻して当該ＡＮＤゲート３１及びＮＯＲ
ゲート４１の直列回路の出力を保持する。

尚、ＡＮＤゲート３１はＨ″なるプリセット信号ＰＳＴ
が入力されているとき信号を通し、ＮＯＲゲ−）４１は
Ｈ−なるリセット信号Ｒ３Ｔが入力されているときは、
ＡＮＤゲート３１．　ＮＯＲゲート４１，３ステートゲ
ート２２よりなる回路の保持データをクリアすることに
なる。

このような回路の動作の一例を第４図にタイミングチャ
ートで示す。

入力クロックパルスＣＬＫより駆動用クロック信号φ、
φを作成して３ステートゲート１１．１２゜２１、２２
に与えることによりこの回路は動作する。

今、プリセット信号ＰＳＴが−Ｈ−であり、リセット信
号Ｒ３Ｔが＝Ｌ−であったとすれば、入力データＤＡＴ
Ａは入力クロックパルスＣＬＫがＬ゛に変化した時点で
、３ステートゲート２１を介して取込まれる。そして、
これをインバータ５１と３ステートゲート１１により保
持する。この時点では入力クロックパルスＣＬＫが′Ｌ
−であることから、前記３ステートゲート２２は阻止状
態であるので、この保持データは出力されない。入力ク
ロックパルスＣＬＫが−Ｈ−になると３ステートゲート
２１は阻止状態となり、代わりに前記３ステートゲート
２２が動作するので、前記保持データはこの３ステート
ゲート２２を通ってＡＮＤＮＯゲート４１側力される。

そして、この出力はＡＮＤゲート３１およびＮＯＲゲー
ト４１を通して出力端子に出力サンプリングデータＯＵ
Ｔとして出力されるとともに入力クロックパルスが−Ｌ
′の間は出力端子の出力サンプリングブタｏｕｒが３ス
テートゲート２２によりＡＮＤＮＯゲート４１ニ戻て、
ＡＮＤゲート３１およびＮＯＲゲート４１を通して出力
端子に出力され、出力データの保持が成される。再び、
クロックパルスがＬ′になると、次の入力データＤＡＴ
Ａを取込み、インバータ５１とこれに逆並列接続した前
記３ステートゲート１１とにより、当該取込んだデータ
ＤＡＴＡを保持し、入力クロックパルスがＨ゛の時、こ
の保持データＤＡＴＡを出力する。そして、この出力を
ＡＮＤゲート３１及びＮＯＲゲート４１の直列回路を介
して出力する。ＡＮＤゲート３１及びＮＯＲゲート４１
の直列回路には逆並列に前記３ステートゲート２２が接
続してあり、駆動用クロック信号φが−Ｌ゛の間、ＮＯ
Ｒゲート４１の出力データをＡＮＤゲート３１に戻して
当該ＡＮＤゲート３１及びＮＯＲゲート４１の直列回路
の出力を保持させる。このようにして、入力クロックパ
ルスＣＬにに同期させて、入力データＤＡＴＡをサンプ
リングし、出力する。

ところで、このようなサンプリング回路はＤフリップフ
ロップとしての動作を利用したものであるから、クロッ
クに同期してその時点でのデータを保持し、そのクロッ
クより１クロツク前の保持データを出力とするように動
作する。そのため、分解能はサンプリングクロックであ
る入力クロックパルスＣＬＫのパルス幅に対応するもの
となり、サンプリングクロックがサンプリング周波数と
なる。そして、目的の分解能を書るには高いサンプリン
グ周波数が必要であり、そのためにはその高いサンプリ
ング周波数と同じ周波数のサンプリングクロックが必要
である。一般に、上記従来のサンプリング回路を用いる
場合にはディジタルデータを扱う上で、同期式のディジ
タルサンプリング回路では、データのビット速度の２倍
のサンプリング周波数を用い、非同期式のディジタルサ
ンプリング回路ではデータのビットレートの４倍のサン
プリング周波数を用いるようにしている。このため、上
述した従来のサンプリング回路では取扱うデータのビッ
ト速度の最大４倍の周波数のサンプリングクロックが使
用されことになり、従って、電子機器において、取扱う
データのビット速度が例えば、８　Ｍｂｐｓであれば、
その２倍から４倍の周波数を持つサンプリングクロック
を使用しなければならないから、この例の場合では１８
　Ｍｌｌｚから３２　Ｍｌｌｚのサンプリングクロック
を使用しなければならず、周波数が高いだけに周辺の回
路に対し、細かいヒゲ状のノイズを誘起させて誤動作を
引起す原因になることから、周辺回路ではこのノイズ対
策を講じなければならず、周辺の回路に対する電磁環境
上、極めて問題である。

（発明が解決しようとする課題）上述したように従来において、電子機器に利用している
第３図のようなサンプリング回路はＤフリップフロップ
としての動作を利用したものであるから、クロックに同
期してその時点でのデータを保持し、そのクロックより
１クロツク前の保持データを出力とするように動作する
。そのため、分解能はサンプリングクロックである入力
クロックパルスＣＬＫのパルス幅に対応するものとなり
、サンプリングクロックがサンプリング周波数となる。

そして、目的の分解能を得るには高いサンプリング周波
数が必要であり、そのためにはその高いサンプリング周
波数と同じ周波数のサンプリングクロックが必要である
。

一般に、上記従来のサンプリング回路を用いる場合には
ディジタルデータを扱う上で、同期式のディジタルサン
プリング回路では、データのビット速度の２倍のサンプ
リング周波数を用い、非同期式のディジタルサンプリン
グ回路ではデータのビットレートの４倍のサンプリング
周波数を用いるようにしていることから、上述した従来
のサンプリング回路では取扱うデータのビット速度の最
大４倍の周波数のサンプリングクロックが使用されこと
になり、近年のように高速処理が要求される状況下にお
いては、取扱うデータのビット速度が高速化の一途を辿
るので、その２倍から４倍の周波数のサンプリングクロ
ックを使用しなければならない従来のサンプリング回路
では、高周波数のサンプリングクロックによる周辺の回
路に対する電磁環境の問題が大きくなり、低周波数のサ
ンプリングクロックで高い分解能を得ることができるよ
うにしたサンプリング回路の出現が嘱望されている。

そこで、この発明の目的とするところは、低い周波数の
サンプリングクロックにて高いサンプリング周波数が得
られ、以てサンプリングクロックによる周辺の回路に対
する電磁環境を改善することができるようにしたサンプ
リング回路を提供することにある。

〔発明の構成〕

（課題を解決するための手段）上記目的を達成するため、本発明は次のように構成する
。すなわち、クロックパルスとデータを入力し、該クロ
ックパルスに同期させて前記データをサンプリングする
サンプリング回路において、入力クロックパルスが第１
の状態のとき前記データを取込む第１の入力ゲートと、
この入力ゲートを介して取込んだデータを保持する第１
の保持手段と、入力クロックパルスが第２の状態のとき
前記第１の保持手段の保持データを出力する第１の出力
ゲートとよりなる第１のサンプリング手段と、入力クロ
ックパルスが第２の状態のとき前記データを取込む第２
の入力ゲートと、この入力ゲートを介して取込んだデー
タを保持する第２の保持手段と、入力クロックパルスが
第１の状態のとき前記第１の保持手段の保持データを出
力する第２の出力ゲートとよりなる第２のサンプリング
手段とを備えて構成する。

（作　用）このような構成において、クロックパルスとデータを入
力し、該クロックパルスに同期させてサンプリング動作
させることによりデータをサンプリングさせるが、この
動作は次のようになる。

すなわち、第１のサンプリング手段は入力クロックパル
スが第１の状態、例えば−Ｈ＝のとき動作する第１の入
力ゲートにより前記データを取込むとともに、第１の保
持手段はこの第１の入力ゲートを介して取込んだデータ
を保持し、また、入力クロックパルスが第２の状態、例
えば′Ｌ−のときこの第１の保持手段の保持データを第
１の出力ゲートが出力する。一方、第２のサンプリング
手段は入力クロックパルスが第２の状態（−Ｌｉのとき
動作する第２の入力ゲートにより前記データを取込むと
ともに、第２の保持手段はこの第２の入力ゲートを介し
て取込んだデータを保持し、また、入力クロックパルス
が第１の状態（−Ｈ−）のときこの第２の保持手段の保
持データを第２の出力ゲートが出力する。すなわち、ク
ロックパルスが第１の状態の時、第１のサンプリング手
段がサンプリングし、この時、第２のサンプリング手段
は前回サンプリングして保持したデータを出力し、クロ
ックパルスが第２の状態の時、第２のサンプリング手段
がサンプリングし、この時、第１のサンプリング手段は
前回サンプリングして保持したデータを出力すると云う
動作を繰返す。従って、この両サンプリング手段のうち
、サンプリング状態にない方のサンプリング手段の出力
をそのサンプリング手段の出力ゲートが出力するのでサ
ンプリングクロックの２倍のサンプリング周波数が得ら
れるようになり、低いサンプリングクロックで高い分解
能のデータサンプリングが行えるようになる。

従って、本発明によれば、低い周波数のサンプリングク
ロックにて高いサンプリング周波数が得られ、以てサン
プリングクロックによる周辺の回路に対する電磁環境を
改善することができるようにしたサンプリング回路を提
供することができる。

（実施例）以下、本発明の一実施例について、図面を参照して説明
する。第１図は本発明の構成を示す回路図であり、図に
おいて、ｌｌａ、１２ａ、１３ａ、２１ａ、２２ａ。

２３ａはそれぞれコントロールゲート付の３ステートイ
ンバータであって、いずれもコントロールゲートに−Ｈ
″の信号が与えられると信号を阻止し、Ｌ゛の信号が与
えられると信号を通す。５２．５３はそれぞれインバー
タであり、これら５２．５３の直列回路を通してクロッ
クパルスＣＬＫを入力することにより、駆動用クロック
信号φ、φを同相として得ている。そして、この駆動用
クロック信号φが３ステートゲートｌｌａ、１２ａ、１
３ａの駆動用クロックとなり、そして、駆動用クロック
信号φが３ステートゲート２１ａ、２２ａ、２３ａの動
作クロックとなる。

そのため、３ステートゲートｌｌａ、〜１３ａが動作中
の時は３ステートゲート２１ａ、〜２３ａは休止となり
、３ステートゲートｌｌａ、〜１３ａが休止の時は３ス
テートゲート２１ａ、〜２３ａは動作状態となる。

本回路では２系統のサンプリング回路部で構成されてお
り、一方の系統は入力データＤＡＴＡを３ステートゲー
トｌｌａを介して入力し、これをＡＮＤゲート３１及び
ＮＯＲゲー）４１の直列回路を介して前記３ステートゲ
ート２３ａに送り、この３ステートゲート２３ａを介し
て出力するようにすると共に、前記ＡＮＤゲート３１及
びＮＯＲゲート４１の直列回路には逆並列に前記３ステ
ートゲート２２ａを接続して、これにより、入力クロッ
クパルスＣＬＫが−Ｈ′となった時、入力データＤＡＴ
Ａを取込み、前記ＡＮＤゲート３１及びＮＯＲゲート４
１の直列回路とこれに逆並列接続した前記３ステートゲ
ート２２ａとにより、当該取込んだデータＤＡＴＡを保
持し、入力クロックパルスＣＬＫがＬ′となった時、こ
の保持データＤＡＴＡを出力する。

ＡＮＤゲート３１及びＮＯＲゲー）４１の直列回路には
逆並列に前記３ステートゲート２２ａが接続してあり、
入力クロックパルスがＬ′の間、ＮＯＲゲート４１の出
力データをＡＮＤゲート３１に戻して当該ＡＮＤゲート
３１及びＮＯＲゲート４１の直列回路の出力を保持する
。

尚、ＡＮＤゲート３１はＨ゛なるプリセット信号ＰＳＴ
が入力されているとき信号を通し、ＮＯＲゲト４１はＨ
′なるリセット信号Ｒ８Ｔが入力されているときは、Ａ
ＮＤゲート３１．　ＮＯＲゲート４１．３ステートゲー
ト２２ａよりなる回路の保持データをクリアすることに
なる。

他方の系統も同様のもので、入力データＤＡＴＡを３ス
テートゲ−）　２１ａを介して入力し、これをＡＮＤゲ
ート３２及びＮＯＲゲート４２の直列回路を介して前記
３ステートゲート１３ａに送り、この３ステートゲート
１３ａを介して出力するようにすると共に、前記ＡＮＤ
ゲート３２及びＮＯＲゲート４２の直列回路には逆並列
に前記３ステートゲート１２ａを接続して、これにより
、入力クロックパルスＣ！、Ｋが−Ｌ−となった時、入
力データＤＡＴＡを取込み、前記ＡＮＤゲート３２及び
ＮＯＲゲート４２の直列回路とこれに逆並列接続した前
記３ステートゲート１２ａとにより、当該取込んだデー
タＤＡＴＡを保持し、入力クロックパルスＣＬＫが−Ｌ
−となった時、この保持データＤＡＴＡを出力する。Ａ
ＮＤゲート３２及びＮＯＲゲート４２の直列回路には逆
並列に前記３ステートゲート１２ａが接続してあり、入
力クロックパルスがＨ−の間、ＮＯＩ？ゲート４２の出
力データをＡＮＤゲート３２に戻して当該ＡＮＤゲート
３２及びＮＯＲゲート４２の直列回路の出力を保持する
。尚、ＡＮＤゲート３２はＨ−なるプリセット信号ＰＳ
Ｔが入力されているとき信号を通し、ＮＯＲゲート４２
はＨ′なるリセット信号Ｒ８Ｔが入力されているときは
、＾ＮＤゲー）３２．　ＮＯＲゲート４２．３ステート
ゲート１２ａよりなる回路の保持データをクリアするこ
とになる。５１はこれら両サンプリング回路部の出力を
出力端子に通すバッファ用のインバータである。

このような回路の動作の一例を第２図にタイミングチャ
ートで示す。

入力クロックパルスＣＬＫより駆動用クロック信号φ、
φを作成して３ステートゲートｌｌａ、〜１３ａ、２１
ａ、〜２３ａに与えることによりこの回路は動作する。

今、プリセット信号ＰＳＴが−Ｈ″であり、リセット信
号Ｒ８Ｔが−Ｌ−であったとすれば、入力データＤＡＴ
Ａは入力クロックパルスＣＬＫが−Ｈ−に変化した時点
で、一方の系統に３ステートゲ−）１１ａを介して取込
まれる。そして、これをＡＮＤゲート３１とＮＯＲゲー
ト４１を介して３ステートゲート２２ａと２３ａに与え
られる。この時、３ステートゲート２２ａと２３ａ及び
他方の系統の３ステートゲート２１ａが休止となってい
るので、前記一方の系統における３ステートゲート２２
ａによるデータ保持と、他方の系統におけるサンプリン
グはなされない。大力クロックパルスＣＬＫが”Ｌ−に
変化すると、入力データＤＡＴＡは前記他方の系統に３
ステートゲート２１ａを介して取込まれる。そして、こ
れをＡＮＤゲート３２とＮＯＲゲート４２を介して３ス
テートゲート１２ａと１３ａに与えられる。この時、３
ステートゲート１２ａと１３ａ及び他方の系統の３ステ
ートゲート２１ａが休止となっているので、前記一方の
系統における３ステートゲート２２ａにょる保持と、前
記他方の系統におけるサンプリングはなされない。しか
し、前記一方の系統における３ステートゲート２２ａと
２３ａは動作状態になるので、当該一方の系統の前回の
サンプリングデータＤＴは３ステートゲート２２ａ及び
ＡＮＤゲート３１及びＮＯＲゲート４１よりなる回路に
保持され、同時に３ステートゲート２３ａ及びインバー
タ５１を通して出力端子に出力される。

次に大力クロックパルスＣＬＫがＨ−に変化すると、入
力データＤＡＴＡは前記一方の系統に３ステートゲート
ｌｌａを介して取込まれる。そして、これをＡＮＤゲー
ト３１とＮＯＲゲート４１を介して３ステートゲート２
２ａと２３ａに与えられる。この時、３ステートゲート
２２ａと２３ａ及び他方の系統の３ステートゲート２１
ａが休止となっているので、前記一方の系統における３
ステートゲート２２ａによる保持と、他方の系統におけ
るサンプリングはなされない。しかし、前記他方の系統
における３ステートゲート１２ａと１３ａは動作状態に
なるので、当該他方の系統の前回のサンプリングデータ
ＤＴは３ステートゲート１２ａ及びＡＮＤゲート３２及
びＮＯＲゲート４２よりなる回路に保持され、同時に３
ステートゲート１３ａ及びインバータ５１を通して出力
端子に出力される。

このようにして、大力クロックパルスＣＬＫＨ゛と−Ｌ
−に同期させて、入力データＤＡＴＡをサンプリングし
、出力する。尚、リセット信号Ｒ８Ｔを入力するとＮＯ
Ｒゲート４１．４２をクリアするので、保持データは失
われ、リセット動作が成されることになる。

ところで、このようなサンプリング回路は２系統のサン
プリング回路部がそれぞれＤフリップフロップとして機
能し、一方はクロックパルスの−Ｈ−に同期して動作し
、他方は−Ｌ−に同期して動作する。そのため、各系統
の分解能はサンプリングクロックである入力クロックパ
ルスＣＬＫのパルス幅に対応するものであるが、動作の
タイミングは一方はサンプリングクロックのＨ＝、他方
は−Ｌ′となるので両者の合成出力はサンプリングクロ
ックの２倍のサンプリング周波数となる。

従って、目的の分解能を得るには目的のサンプリング周
波数の１／２の周波数で済むようになり、周辺回路に対
する電磁環境を改善できる。

このように本装置は、大力クロックパルスが−Ｈ−のと
き前記データを取込む第１の入力ゲートと、この入力ゲ
ートを介して取込んだデータを保持する第１の保持手段
と、入力クロックパルスがＬ″のとき前記第１の保持手
段の保持データを出力する第１の出力ゲートとよりなる
第１のサンプリング手段と、大力クロックパルスが−Ｌ
−のとき前記データを取込む第２の入力ゲートと、この
入力ゲートを介して取込んだデータを保持する第２の保
持手段と、入力クロックパルスがＨ゛のとき前記第１の
保持手段の保持データを出力する第２の出力ゲートとよ
りなる第２のサンプリング手段とより構成したものであ
る。そして、第１のサンプリング手段は入力クロックパ
ルスが−Ｈ”のとき動作する第１の入力ゲートにより前
記データを取込むとともに、第１の保持手段はこの第１
の入力ゲートを介して取込んだデータを保持し、また、
入力クロックパルスがＬ′のときこの第１の保持手段の
保持データを第１の出力ゲートが出力させる一方、第２
のサンプリング手段は入力クロック・パルスが＝Ｌ−の
とき動作する第２の入力ゲートにより前記データを取込
むとともに、第２の保持手段はこの第２の入力ゲートを
介して取込んだデータを保持し、また、入力タロ・ツク
パルスか−Ｈ′のときこの第２の保持手段の保持データ
を第２の出力ゲートが出力するように動作するものであ
る。、すなわち、クロックパルスがＨ＝の時、第１のサ
ンプリング手段がサンプリングし、この時、第２のサン
プリング手段は前回サンプリングして保持したデータを
出力し、クロックパルスが−Ｌ−の時、第２のサンプリ
ング手段がサンプリングし、この時、第１のサンプリン
グ手段は前回サンプリングして保持したデータを出力す
ると云う動作を繰返すことから、この両サンプリング手
段のうち、サンプリング状態にない方のサンプリング手
段の出力をそのサンプリング手段の出力ゲートが出力す
るのでサンプリングクロックの２倍のサンプリング周波
数が得られるようになり、低いサンプリングクロ・ツク
で高い分解能のデータサンプリングが行えるようになる
。

尚、本発明は上記し、且つ図面に示す実施例に限定する
ことなくその要旨を変更しない範囲内で適宜変形して実
施し得るものである。

〔発明の効果〕

以上、詳述したように本発明によれば、低い周波数のサ
ンプリングクロックにて高いサンプリング周波数が得ら
れ、以てサンプリングクロ・ツクによる周辺の回路に対
する電磁環境を改善することができるようにしたサンプ
リング回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図１よそ
の作用を示すタイミングチャート、第３図は従来例を示
す回路図、第４図はその作用を示すタイミングチャート
である。１１ａ、１２ａ、１３ａ、２１ａ、２２ａ、２３ａ−３
ステートゲート、３１．　３２・・・ＡＮＤ　ゲート、
４１．　４２・・・ＮＯＲゲート、５１・・・インバー
タ。

Claims

【特許請求の範囲】クロックパルスとデータを入力し、該クロックパルスに
同期させて前記データをサンプリングするサンプリング
回路において、入力クロックパルスが第１の状態のとき前記データを取
込む第１の入力ゲートと、この入力ゲートを介して取込
んだデータを保持する第１の保持手段と、入力クロック
パルスが第２の状態のとき前記第１の保持手段の保持デ
ータを出力する第１の出力ゲートとよりなる第１のサン
プリング手段と、入力クロックパルスが第２の状態のとき前記データを取
込む第２の入力ゲートと、この入力ゲートを介して取込
んだデータを保持する第２の保持手段と、入力クロック
パルスが第１の状態のとき前記第１の保持手段の保持デ
ータを出力する第２の出力ゲートとよりなる第２のサン
プリング手段とより構成したことを特徴とするサンプリング回路。