JPS6024496B2 - 共通バス制御方式 - Google Patents
共通バス制御方式Info
- Publication number
- JPS6024496B2 JPS6024496B2 JP18349980A JP18349980A JPS6024496B2 JP S6024496 B2 JPS6024496 B2 JP S6024496B2 JP 18349980 A JP18349980 A JP 18349980A JP 18349980 A JP18349980 A JP 18349980A JP S6024496 B2 JPS6024496 B2 JP S6024496B2
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- JP
- Japan
- Prior art keywords
- bus
- common bus
- processing device
- request
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は処理装置、入出力装置等が共通バスで結ばれた
処理システムにおける共通バスへのアクセスを制御する
共通バス制御方式に関するものである。
処理システムにおける共通バスへのアクセスを制御する
共通バス制御方式に関するものである。
処理装置、主記録億装置及び入出力装置（以下１／０）
と呼ぶ）が共通バスで結ばれ、しかも前記１／０が１／
０ァダプスを介して芋づる接続方式で共通バスに結ばれ
る処理システムにおいて、処理装置又は１／０からの共
通バス利用要求は、ダイレクト・メモリ・アクセス（Ｄ
ＭＡ）制御部から発せられる刻時パルス信号に同期して
制御が行われる。
と呼ぶ）が共通バスで結ばれ、しかも前記１／０が１／
０ァダプスを介して芋づる接続方式で共通バスに結ばれ
る処理システムにおいて、処理装置又は１／０からの共
通バス利用要求は、ダイレクト・メモリ・アクセス（Ｄ
ＭＡ）制御部から発せられる刻時パルス信号に同期して
制御が行われる。
上記のシステムにおいて、処理装置とのバスアクセス途
中に「１／０から共通バス利用要求が同時に発せられる
場合を屡々生ずる。このような場合は、処理装置の共通
バス利用終了後に１／０に対する共通バス利用（ＤＭＡ
アクセス要求）が許諾される。前述のように共通バス利
用要求の受付処理は、ＤＭＡ制御部の刻時パルス信号に
同期して制御されるので、処理装置の共通バスの利用途
中に、パルス信号が発生すると、処理装置の共通バスァ
クセスが終了しても、一定周期で発生されるパルス信号
が出力されるまで、ＤＭＡ制御部から１／０に対して、
バス利用が許諾されないという欠点があった。本発明は
上記の欠点を解決するためになされたもので、共通バス
の割当切替制御時間を短縮しうる共通バス制御方式の提
供を目的としている。
中に「１／０から共通バス利用要求が同時に発せられる
場合を屡々生ずる。このような場合は、処理装置の共通
バス利用終了後に１／０に対する共通バス利用（ＤＭＡ
アクセス要求）が許諾される。前述のように共通バス利
用要求の受付処理は、ＤＭＡ制御部の刻時パルス信号に
同期して制御されるので、処理装置の共通バスの利用途
中に、パルス信号が発生すると、処理装置の共通バスァ
クセスが終了しても、一定周期で発生されるパルス信号
が出力されるまで、ＤＭＡ制御部から１／０に対して、
バス利用が許諾されないという欠点があった。本発明は
上記の欠点を解決するためになされたもので、共通バス
の割当切替制御時間を短縮しうる共通バス制御方式の提
供を目的としている。
本発明は、ＤＭＡ制御部と、処理装置と、主記憶装置と
、芋づる式に接続された入出力装置（１／０）とが共通
バスに接続され、前記ＤＭＡ制御部から発生される刻時
（クロツク）パルス信号を用い、前記処理装置及び１／
０から発生される共通バス割当要求を受付けてバス割当
を処理する共通バス制御方式において、前記処理装置が
共通バスを利用中に、前記１／０から発せられた共通バ
ス割当要求（ＤＭＡアクセス要求）を前記ＤＭＡ制御部
が受信したとき、前記刻時パルス信号の発生を一時停止
せしめる手段と、該刻時パルス信号の停止後、前記処理
装置の共通バスの使用終了と共に、直ちに該刻時パルス
信号の発生を再開せしめる手段とを備え、前記処理装置
が共通バス使用中に前記１／０から発せられたＯＭＡア
クセス要求を前記ＤＭＡ制御部が受信したとき、前記刻
時パルス信号の発生を停止せしめたのち、前記処理装置
の共通バス利用の終了と共に、前記刻時パルス信号の発
生を再開して、該ＤＭＡアクセス要求を許容せしめるこ
とを特徴とする共通バス制御方式である。以下、本発明
を図面によって説明する。
、芋づる式に接続された入出力装置（１／０）とが共通
バスに接続され、前記ＤＭＡ制御部から発生される刻時
（クロツク）パルス信号を用い、前記処理装置及び１／
０から発生される共通バス割当要求を受付けてバス割当
を処理する共通バス制御方式において、前記処理装置が
共通バスを利用中に、前記１／０から発せられた共通バ
ス割当要求（ＤＭＡアクセス要求）を前記ＤＭＡ制御部
が受信したとき、前記刻時パルス信号の発生を一時停止
せしめる手段と、該刻時パルス信号の停止後、前記処理
装置の共通バスの使用終了と共に、直ちに該刻時パルス
信号の発生を再開せしめる手段とを備え、前記処理装置
が共通バス使用中に前記１／０から発せられたＯＭＡア
クセス要求を前記ＤＭＡ制御部が受信したとき、前記刻
時パルス信号の発生を停止せしめたのち、前記処理装置
の共通バス利用の終了と共に、前記刻時パルス信号の発
生を再開して、該ＤＭＡアクセス要求を許容せしめるこ
とを特徴とする共通バス制御方式である。以下、本発明
を図面によって説明する。
第１図は本発明の一実施例を説明するブロック図、第２
図は本発明の一実施例におけるカウンタのブロック図、
第３図は本発明の一実施例を説明するタイムチャートで
あり、１は処理装置、２はＤＭＡ制御部、３はクロツク
回路、４はカウンタ、５はメモリ、６は共通バス、７，
８，９は１／０アダブタ、１０はＡＮＤ回路、１１はイ
ンバータ、Ａｉは処理装置への許容信号、Ａ，Ｂはバス
割当要求信号、Ｃｏ，Ｃ，，Ｃ２，Ｃ３はカウンタ４の
出力信号、ＣＬはクロックパルス、Ｄは入力装置へのＤ
ＭＡ許容信号、Ｅは抑止端子、Ｆはマスタクロツク、し
，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６は時刻である。第１図
における１／０アダプタ（１／０は図では省略）７，８
，９は、図示のように芋づる式に接続されており、例え
ば１／０アダプタ９から発せられたバス割当要求Ｂは１
／０アダプタ８及び７を経由してＤＭＡ制御部２へ送ら
れる。このバス割当要求ＢはＤＭＡアクセス要求であり
、一方バス割当要求Ａは処理装置１がメモリ５又は１／
０アダプタ（７〜９）をアクセスするための要求信号で
ある。また第１図における１／０アダプタ（７〜９）か
ら発せられたバス割当要求Ｂは、マスタクロックＦに同
期して出力され、ＤＭＡ制御部２から発せられる許容信
号ＤはマスタクロックＦの立下りタイミングの前後数十
船出力される。例えば１／０アダプタ７は、マスタクロ
ツクＦの立下りにおいて、許容信号Ｄが出力されており
、また他の１／０アダプタ８，９の要求信号が出されて
いないことを確認して、バスアクセスを開始する。即ち
実施例システムでは、マスタクロックＦがＨレベル（カ
ウント値８，９の時）にＤＭＡ制御部２によるバス割当
ての許部の判断（競合判定）が行われる。
図は本発明の一実施例におけるカウンタのブロック図、
第３図は本発明の一実施例を説明するタイムチャートで
あり、１は処理装置、２はＤＭＡ制御部、３はクロツク
回路、４はカウンタ、５はメモリ、６は共通バス、７，
８，９は１／０アダブタ、１０はＡＮＤ回路、１１はイ
ンバータ、Ａｉは処理装置への許容信号、Ａ，Ｂはバス
割当要求信号、Ｃｏ，Ｃ，，Ｃ２，Ｃ３はカウンタ４の
出力信号、ＣＬはクロックパルス、Ｄは入力装置へのＤ
ＭＡ許容信号、Ｅは抑止端子、Ｆはマスタクロツク、し
，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６は時刻である。第１図
における１／０アダプタ（１／０は図では省略）７，８
，９は、図示のように芋づる式に接続されており、例え
ば１／０アダプタ９から発せられたバス割当要求Ｂは１
／０アダプタ８及び７を経由してＤＭＡ制御部２へ送ら
れる。このバス割当要求ＢはＤＭＡアクセス要求であり
、一方バス割当要求Ａは処理装置１がメモリ５又は１／
０アダプタ（７〜９）をアクセスするための要求信号で
ある。また第１図における１／０アダプタ（７〜９）か
ら発せられたバス割当要求Ｂは、マスタクロックＦに同
期して出力され、ＤＭＡ制御部２から発せられる許容信
号ＤはマスタクロックＦの立下りタイミングの前後数十
船出力される。例えば１／０アダプタ７は、マスタクロ
ツクＦの立下りにおいて、許容信号Ｄが出力されており
、また他の１／０アダプタ８，９の要求信号が出されて
いないことを確認して、バスアクセスを開始する。即ち
実施例システムでは、マスタクロックＦがＨレベル（カ
ウント値８，９の時）にＤＭＡ制御部２によるバス割当
ての許部の判断（競合判定）が行われる。
従って、この競合判定期間に処理装置１がバスを占有し
ていたとすると、１／０アダプタのバス割当てが許可さ
れず、次の競合判定期間まで待たされることになる。そ
こで本実施例では、この競合判定期間到来時に処理装置
１のバス占有があれば、この競合判定期間を実質的に保
留させるようにしたものである。第１図において、処理
装置１が、ＤＭＡ制御部２にバス割当要求Ａを発した後
に許容信号Ａ，を受信して共通バスの割当を受け、メモ
リ５にアクセス中に１／０アダプタ（７〜９）からバス
割当要求Ｂが発せられた場合、ＤＭＡ制御部２は、カウ
ンタ４の出力（Ｃｏ〜Ｃ３）値が「８」において、抑止
端子Ｅを「１１としてマスタクロックＦの送出を停止す
る。
ていたとすると、１／０アダプタのバス割当てが許可さ
れず、次の競合判定期間まで待たされることになる。そ
こで本実施例では、この競合判定期間到来時に処理装置
１のバス占有があれば、この競合判定期間を実質的に保
留させるようにしたものである。第１図において、処理
装置１が、ＤＭＡ制御部２にバス割当要求Ａを発した後
に許容信号Ａ，を受信して共通バスの割当を受け、メモ
リ５にアクセス中に１／０アダプタ（７〜９）からバス
割当要求Ｂが発せられた場合、ＤＭＡ制御部２は、カウ
ンタ４の出力（Ｃｏ〜Ｃ３）値が「８」において、抑止
端子Ｅを「１１としてマスタクロックＦの送出を停止す
る。
この後、処理装置１の共通バス利用の終了と共に、許容
信号Ａ，がリセットされるため端子Ｅが「０」となり前
記マスタクロックＦの送出を再開し、該バス割当要求Ｂ
を発した１／○アダプタに共通バスの利用の割当てを許
容し、許容信号Ｄを出力する。従って共通バスの割当て
を受けた１／０アダプ外ま、処理装置の共通バスへのア
クセス中に、バス割当要求Ｂを発しても、カウン夕４が
１／０アダプタへ許容信号○を出力する前の値「８」で
停止し、処理装置のバスアクセス終了と同時に、カウン
タ４の動作を再開し、許諾信号Ｄを出力するため、効率
的なバスアクセスを行うことができる。
信号Ａ，がリセットされるため端子Ｅが「０」となり前
記マスタクロックＦの送出を再開し、該バス割当要求Ｂ
を発した１／○アダプタに共通バスの利用の割当てを許
容し、許容信号Ｄを出力する。従って共通バスの割当て
を受けた１／０アダプ外ま、処理装置の共通バスへのア
クセス中に、バス割当要求Ｂを発しても、カウン夕４が
１／０アダプタへ許容信号○を出力する前の値「８」で
停止し、処理装置のバスアクセス終了と同時に、カウン
タ４の動作を再開し、許諾信号Ｄを出力するため、効率
的なバスアクセスを行うことができる。
第２図はマスタクロックＦを発生するカゥンタ４のブロ
ック図であり、第２図において、バス割当要求Ｂ及び処
理装置への許諾信号Ａ，の信号が共に「１」となると、
ＡＮＤ回路１０の出力信号は「１」となり、この出力信
号は抑子端子Ｅに入って、カウンタ４の稼動を停止せし
める。
ック図であり、第２図において、バス割当要求Ｂ及び処
理装置への許諾信号Ａ，の信号が共に「１」となると、
ＡＮＤ回路１０の出力信号は「１」となり、この出力信
号は抑子端子Ｅに入って、カウンタ４の稼動を停止せし
める。
このためカウンタ４の出力（マスタクロツクＦ）の信号
は一定「８」に保持される。処理装置１の共通バス利用
が終り許容信号Ａ４が「０」となると、再びカウンタは
始動し、前述のように、バス割当要求Ｂに対し、共通バ
スの利用を許諾する。第３図は以上の動作を説明するタ
イムチャートである。第３図において、時刻ｔ４に処理
装置１に共通バスの利用が割当てられており、時刻けこ
おいて、１／０アダプタからバス割当要求Ｂが発せられ
ている場合、カウン夕４の稼動を停止せしめ（図ではカ
ウンタ４は「８」で停止）、従ってマスタクロックＦは
、一定レベルに保持される。その後、時刻Ｗこバス割当
要求Ａ，が「０」となると、カウソタ４は再び動き出し
、時亥ＯＬにカウントアウトする。このカウントアウト
時、マスタクロツクＦの信号は「１」から「０」に変化
し、この立下り信号に同期して、１／０アダプタに対す
るＤＮＡ（バス割当）要求が図示のように許諾される。
以上のように本発明は、共通バスの割当切替にする時間
を短縮できるので、共通バスのデータ転送効率を著しく
向上できる利点を有する。
は一定「８」に保持される。処理装置１の共通バス利用
が終り許容信号Ａ４が「０」となると、再びカウンタは
始動し、前述のように、バス割当要求Ｂに対し、共通バ
スの利用を許諾する。第３図は以上の動作を説明するタ
イムチャートである。第３図において、時刻ｔ４に処理
装置１に共通バスの利用が割当てられており、時刻けこ
おいて、１／０アダプタからバス割当要求Ｂが発せられ
ている場合、カウン夕４の稼動を停止せしめ（図ではカ
ウンタ４は「８」で停止）、従ってマスタクロックＦは
、一定レベルに保持される。その後、時刻Ｗこバス割当
要求Ａ，が「０」となると、カウソタ４は再び動き出し
、時亥ＯＬにカウントアウトする。このカウントアウト
時、マスタクロツクＦの信号は「１」から「０」に変化
し、この立下り信号に同期して、１／０アダプタに対す
るＤＮＡ（バス割当）要求が図示のように許諾される。
以上のように本発明は、共通バスの割当切替にする時間
を短縮できるので、共通バスのデータ転送効率を著しく
向上できる利点を有する。
第１図は本発明の→実施例を説明するブロック図、第２
図は本発明の一実施例におけるカリン夕のブロック図、
第３図は本発明の一実施例を説明するタイムチャートで
あり、図中に用いた符号は次の通りである。 １は処理装置、２はＤＭＡ制御部、３はクロック回路、
４はカウンタ、５はメモリ、６は共通バス、７，８，９
は１／０アダプタ、１ ０はＡＮＤ回路、１１はィンバ
ータ、Ａ，Ｂはバス割当要求信号、Ａ，は処理装置の許
容信号、Ｃｏ，Ｃ，，Ｃ２，Ｃ３はカウンタ４のカウン
タ出力信号、ＣＬはクロツクパルス、Ｄは入出力装置へ
のＤＭＡ許容信号、Ｅは抑子端子、Ｆはマスタクロック
、ｔ・，ら，ｔ３，し，ｔ５，ｋ，ｔ７は時刻を示す。 界，図朱２図 条う図
図は本発明の一実施例におけるカリン夕のブロック図、
第３図は本発明の一実施例を説明するタイムチャートで
あり、図中に用いた符号は次の通りである。 １は処理装置、２はＤＭＡ制御部、３はクロック回路、
４はカウンタ、５はメモリ、６は共通バス、７，８，９
は１／０アダプタ、１ ０はＡＮＤ回路、１１はィンバ
ータ、Ａ，Ｂはバス割当要求信号、Ａ，は処理装置の許
容信号、Ｃｏ，Ｃ，，Ｃ２，Ｃ３はカウンタ４のカウン
タ出力信号、ＣＬはクロツクパルス、Ｄは入出力装置へ
のＤＭＡ許容信号、Ｅは抑子端子、Ｆはマスタクロック
、ｔ・，ら，ｔ３，し，ｔ５，ｋ，ｔ７は時刻を示す。 界，図朱２図 条う図
Claims (1)
- １ 刻時パルスを発する直接記憶（ＤＭＡ）制御部と、
処理装置と、主記憶装置と、入出力装置とが共通バスで
結ばれ、前記処理装置又は前記入出力装置から発せられ
るバス割当要求を、前記刻時パルスに基づく制御により
処理し、共通バスを割当てる共通バス制御方式において
、前記処理装置の前記共通バスの利用中に、前記ＤＭＡ
制御部が前記入出力装置からのバス割当要求を受信した
とき、前記刻時パルスの発生を停止せしめて該バス割当
要求に対する許諾判定を保留し、前記処理装置の共通バ
スの利用終了と共に、前記刻時パルスの発生を再開して
送出し、該バス割当要求を発した入出力装置に対し、前
記共通バスの利用を許諾することを特徴とする共通バス
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18349980A JPS6024496B2 (ja) | 1980-12-24 | 1980-12-24 | 共通バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18349980A JPS6024496B2 (ja) | 1980-12-24 | 1980-12-24 | 共通バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106934A JPS57106934A (en) | 1982-07-03 |
| JPS6024496B2 true JPS6024496B2 (ja) | 1985-06-13 |
Family
ID=16136887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18349980A Expired JPS6024496B2 (ja) | 1980-12-24 | 1980-12-24 | 共通バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024496B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02151398A (ja) * | 1988-12-03 | 1990-06-11 | Hori Takeshi | 粉体成型方法 |
-
1980
- 1980-12-24 JP JP18349980A patent/JPS6024496B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02151398A (ja) * | 1988-12-03 | 1990-06-11 | Hori Takeshi | 粉体成型方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57106934A (en) | 1982-07-03 |
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