JPH03280571A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特にバイポーラＥＣ
Ｌ　ＲＡＭに関する。

〔従来の技術〕

バイポーラＥＣＬ　ＲＡＭは、超高速性能に優れ、主に
大型コンピュータ、中型コンピュータに使用されている
。そのために、高速化及び大容量化が、−段と進められ
、現在、６４にビットの大容量をもち、５ｎｓという超
高速メモリが關発さメモリセルの回路を第４図に、その
中のトランジスタ（以下Ｔｒと記す）Ｑｌ、Ｑｌの平面
図を第５図（ａ）に、断面図を第５図（ｂ）に示す。対
になった横型ＰＮＰ　Ｔｒ　Ｑｌ、ＱｌをＦ／Ｆ　（フ
リップ・フロップ）回路の負荷とし、対となったＮＰＮ
ＴｒＱ、、Ｑ、は、それぞｈベースとコレクタを交差接
続しである。又、横型ＰＮＰ　Ｔｒ　Ｑｌ、Ｑｌのベー
ス領域は、それぞれＴｒ　Ｑｌ、Ｑ４のコレクタ領域と
共用している。

〔発明が解決しようとする課題〕

上述した従来の横型ＰＮＰ負荷型メモリセルを用いたパ
イボオーラＥＣＬＲＡＭは、電極の数がメモリセルあた
り５ケあり、電極部や配線部分の占める割合が大きく、
又、メモリセル内に縦型ＮＰＮＴｒを同時形成するため
に、エピタキシャル層厚を薄くするにも限度があるので
、拡散系の間隔を小さくできず、そのため、メモリセル
の面積が大きくなり、大規模の品種開発が困難で、又、
セル面積が大きいために寄生容量も大きく、速度性能が
悪くなるという欠点があった。

〔課題を解決するための手段〕

本発明の半導体記憶装置は、半導体基板に設けられたＮ
（又はＰ）型の第１の半導体層、前記第１の半導体層内
にそれぞれ選択的に設けられたＰ（又はＮ）型の第１の
不純物層及びＰ（又はＮ）型の第す鈍物層をそれぞれベ
ース領域、エミッタ領域及びコレクタ領域とする第１の
ＰＮＰ　（又はＮＰＮ）負荷トランジスタと、前記第１
の半導体層、Ｐ（又はＮ）型の第２の半導体層及び前記
第２の半導体層と少なくとも接触するＮ（又はＰ）型の
第３の半導体層をそれぞれ、コレクタ領域、ベース領域
、及びエミタ領域とする第１のＮＰＮ（又はＰＮＰ）駆
動トランジスタと、前記第１のＰＮＰ　（又はＮＰＮ）
負荷トランジスタと同型の第２のＰＮＰ　（又はＮＰＮ
）負荷トランジスタと、前記第１のＮＰＮ　（又はＰＮ
Ｐ）駆動トランジスタと同型の第２のＮＰＮ　（又はＰ
ＮＰ）駆動トランジスタとを有し、前記第１及び第２の
ＮＰＮ（又はＰＮＰ）駆動トランジスタのベースとコレ
クタを互いに交差接続してフリップ・フロップ回路を構
成した半導体記憶装置において、前記第２の半導体層が
、第１の半導体層より上層に設けられ、第２の半導体層
の片方の底面の一部と第１のＰＮＰ　（又はＮＰＮ）負
荷トランジスタの第２の不純物層を接続し、かつ、他方
の底面の一部と第２のＰＮＰ　（又はＮＰＮ）負荷トラ
ンジスタの第１の不純物層を導体を介在させて接続しで
あるというものである。

〔実施例〕

次に、本発明の実施例について、図面を参照して説明す
る。

第１図（ａ）は、本発明の第１の実施例の主要部を示す
半導体チップの平面図、第１図（ｂ）は、第１図（ａ）
のＡ−Ａ線断面図、第１図（ｃ）は、第１図（ａ）のＢ
−Ｂ線断面図である。

この実施例は、Ｐ−型半導体基体ｌａ上に、Ｎ＋型型心
導体層２ａ、その上層にＮ−型半導体層３ａを有してな
る半導体基板のＮ−型半導体層３ａ（第１の半導体層）
内に選択的にＰ−型不純物層４ａ（第２の不純物層）、
Ｐ＋型不純物層５（、第１の不純物層）及びＮ＋型型心
導体層６有し、それらの上層にそれぞれＰ−型半導体層
９（第２の半導体層）を有し、それは、対となったＮＰ
ＮＴｒのベースコレクタ間交差接続を形成している。そ
のＰ−型半導体層９と接触してＮ＋型多結晶ンリコン膜
１０ａ（第３の半導体層）を形成し、これらがＮＰＮＴ
ｒのエミッタとなっている。又、２つのＰ−型半導体層
９間にはＮ＋型多結晶シリコン膜１１が設けられている
。なお、Ｎ＋型多結晶シリコン膜１０ａとＰ−型半導体
層９との接触部にはＮ＋＋不純物層１０ｂ（第３の不純
物層）が形成されている。Ｐ−型半導体層９とＮ＋型多
結晶シリコン膜１１の接触部にはＮ＋＋不純物層１２（
もう１つの第３の不純物層）が設けられている。

すなわち、この実施例は、Ｎ＋＋不純物層１０ｂ。

１２をエミッタ、Ｎ−型半導体層３ａをコレクタ。

Ｐ−型半導体層９をベースとするマルチエミッタＮＰＮ
駆動Ｔｒ（第４図のＱｌ）と、Ｐ＋型不純物層５．Ｎ−
型半導体層３ａ、Ｐ−型不純物層４ａをソレソれ、エミ
ッタ、ベース、コレクタとするＰＮＰ負荷Ｔｒ（第４図
のＱｌ）とからなるインバータを２個それぞれの入力端
と出力端を互いに交差接続して構成されたメモリセルを
含む半導体記憶装置において、ＰＮＰＴｒのエミッタ、
ベース、コレクタが同一開口部（絶縁膜１３の）に形成
され、そのコレクタ上にＮＰＮＴ　ｒのベース領域とな
るＰ−型半導体層９を設け、そのＰ−型半導体層内にマ
ルチエミッタを形成し、Ｐ−型半導体層９は対となった
ＮＰＮＴｒのベース、コレクタ交差接続配線となってい
るというものである。

次に、この実施例の製造方法について説明する。

第２図（ａ）、　（ｂ）は本発明の第１の実施例の製造
方法を説明するため、工程順に配列した半導体チップの
断面図である。

まず、第２図（ａ）に示す様に、結晶軸＜１１１＞に、
垂直な表面を有し、直径４インチ、比抵抗１０Ω口のシ
リコンからなるＰ−型半導体基体ｌａ上に、Ｎ＋＋埋込
層２ａを形成し、その上に比抵抗５Ω〔のＮ−型半導体
層３ａを厚さ０．２μｍ厚にエピタキシャル成長した半
導体基板を準備する。

その半導体基板にレジスタを塗布し、選択的に不純物を
導入してＰ＋型不純物層５、Ｐ−型不純物層４ａ、Ｎ＋
型半導体層６を形成し、その後、その上層に厚さ０．３
μｍの酸化シリコン膜１３を成長させ、選択エツチング
を行なう。

次に、その開孔部にＰ−型エピタキシャル層１５を選択
的に厚さ０．３μｍで成長させる。パターニングにより
、第１図（ａ）に示す様なＰ−型半導体層８．９を形成
する。Ｐ−型半導体層９の両端は、それぞれ対となった
ＰＮＰＴｒのコレクタ、ベース間に接続され、両Ｔｒ間
の交差接続を成している。

そして、このＰ−型半導体層９の上層に多結晶シリコン
膜１１．１０ａを積層し、Ｎ＋拡散することでＮＰＮＴ
ｒのエミッタを形成する。

尚、Ｐ−型半導体層９とＰＮＰＴｒのＮ＋＋域６の接続
部分は、白金シリサイド化（１６）して、オーミック接
合を形成する。

本発明のメモリセルを従来のものと較べてみる。

まず、メモリセルの面積Ｓについて言えば本発明の場合
　Ｓ、＝２　（ＷＣ，＋２Ｃ＋Ｗ、）Ｘ（２Ｌｃ十り。

）は。

Ｗｃ＋＝１．５．ｌＪｍ、Ｗｃｚ＝２．ｌｊｍ、Ｗ＋＝
２μ、Ｌｃ＝　１．５　ｐ　ｍ　、　Ｌｏ＝　２　／’
　ｍとすると、Ｓ＋＝２ｘ５．５ｘ５＝５５μＭ 従来の場合　８２＝２　（４ＷＯ＋３Ｗｄ＋Ｗ、＋２Ｗ
Ｃ＋Ｗり　×（２Ｌｃ＋Ｌｏ） Ｗｏ＝　１．５　ｐ　ｍ、　Ｗｄ　＝　２　／Ｊ　ｍ、
　ｗ＋＝　２　／Ｊ　ｍ　、　Ｗｃ＝２ｐｍ、　Ｗｔ＝
５ｐｍ、Ｌｃ＝２ｐｍ、Ｌｏ＝２）’ｍとすると、 ５２＝２Ｘ２３Ｘ６＝２７６μｍｌ 比はｓ＋／　５２＝５５／　２７６＝０．２０従って、
本発明のメモリセルは、同一基準を用いた場合、約２０
％の大きさに小さくできる。

又、ＰＮＰＴｒのベース領域は厚さ０．２μｍのＮ−型
半導体層３ａに形成され、その体積は極めて小さい。

本発明のベースの体積■１は Ｖ＋＝Ｈ＋ＸＳ＋　−２ｘ　Ｏ，６ＸＨ＋−０，６Ｘ　
Ｏ，６ＸＨ＋で与えられる。ＨｌはＮ＋型型心導体層２
ａ厚さ（１，０ｐ　ｍ）とＮ−型半導体層３ａの厚さ（
０，２μｍ）の和であり、Ｐ＋型不純物層５の平面積を
２μｍ×２μｍ、　Ｐ＋型不純物層５とＰ型半導体層８
の接触部の幅を０．６μｍ、又Ｐ−型半導体層９との接
触部面積を０，６μｍ　Ｘ　０．６μｍとする。そうす
ると、Ｖｌ＝６４．１μＭとなる。

従来のベースの体積Ｖ２は、 Ｖ２＝Ｈ２ＸＳ２−１２．５Ｘ６Ｘｌ−６Ｘ６Ｘｌで与
えられる。Ｈ２はＮ＋型型半体体層２厚さ（１，０Ｖ μｍ）とＮ−型半導体層３の厚さ（２μｍ）の和であり
、Ｐ型半導体層４の長さ２幅、深さを１２．５ｐｍ、６
ｐｍ、Ｉｐｍとし、ＰＮＰＴｒのエミッタ１８の長さ、
幅、深さを６μｍ、６μｍ、１μｍとする。そうすると
、Ｖ２＝３０３μｍｌとなる。

従って、Ｖ　＋／　Ｖ　２　＝　４．７３となる。

このことから、メモリセルの書き込み特性が約５倍程改
善される。つまり、従来動作速度１０ｎｓのものは、本
発明によって２ｎｓまで高速化が可能となる。更に、信
頼性上、耐α線強度は、セルの面積が小さくなるので、
約４倍程強くなった。

第３図（ａ）は、本発明の第２の実施例の主要部を示す
半導体チップの平面図、第３図（ｂ）は第３図（ａ）の
Ａ−Ａ線断面図、第３図（ｃ）は第３図（ａ）のＢ−Ｂ
線断面図である。

この実施例では、ＮＰＮＴｒのベース用のＰ−型半導体
層９上に形成したＮ＋型多結晶シリコン膜１０　ａ　（
ＮＰＮ　Ｔ　ｒのエミッタ）位置が、ＰＮＰＴｒのコレ
クタ用Ｐ−型不純物層４直上にあるこ止が、第１の実施
例と異なる。なお、Ｐ−型半導体層９がＮ＋型多結晶シ
リコン膜１０ａと接触する部分にはＮ＋＋不純物層が形
成されていても良い。このエミッタの配置を行なうこと
で、駆動用Ｎ　Ｐ　Ｎ　Ｔ　ｒ　Ｑ　３に大電流を流す
ことが、可能となり、書き込み性能を一段と向上するこ
とができる。

モリセルのＰＮＰ負荷トランジスタのベース領域上に、
ＮＰＮ駆動トランジスタを２段積みに形成し、対となっ
たＮＰＮ駆動トランジスタのベース、コレクタの交差接
続にＮＰＮ駆動トランジスタのベース領域をなす半導体
層を用い、その半導体ｌにＮＰＮＨＡ動トランジスタの
エミッタを形成することにより、メモリセルの面積を従
来の約（以下にすることができ、かつ、寄生容量もその
分低減できて、より高速化できる効果がある。

【図面の簡単な説明】

第１図（ａ）は、本発明の第１の実施例の主要部を示す
半導体チップの平面図、第１図（ｂ）、　（ｃ）は、そ
れぞれ第１図（ａ）のＡ−Ａ線及びＢ−Ｂ線断面図、第
２図（ａ）、　（ｂ）はそれぞれ本発明の第１の実施例
の製造方法を説明するための工程順に配列した半導体チ
ップの断面図、第３図（ａ）は本発明の第２の実施例の
主要部を示す半導体チップの平面図、第３図（ｂ）は第
３図（ａ）のＡ−Ａ線断面図、第３図（ｃ）は第３図（
ａ）のＢ−Ｂ線断面図、第ＮＰ ４図は雰＝中負荷型メモリセルの回路図、第５図（ａ）
は従来例の主要部を示す半導体チップの平面図、第５図
（ｂ）は、第５図（ａ）のＡ−Ａ線断面図である。 １　、　ｌ　ａ、　ｌ　ｂ−Ｐ−型半導体基体、２，２
ａ。 ２ｂ・・・・・・Ｎ＋＋半導体層、３，３ａ、３ｂ・・
・・・・Ｎ型半導体層、４．４ａ、４ｂ・・・・・・Ｐ
−型不純物層、５・・・・・・Ｐ＋型不純物層、６・・
・・・・Ｎ＋＋半導体層（ＮＰＮＴｒエミッタ）、７・
・・・・・絶縁体、８・・・・・・Ｐ型半導体層、９・
・・・・・Ｐ−型半導体層、１０ａ・・・・・・Ｎ１型
多結晶シリコン膜、ｌｏｂ・・・・・・Ｎ＋＋不純物層
、１１・・・・・・Ｎ＋拡散の多結晶シリコン、１２・
・・・・・Ｎ＋型型詰結晶シリコン膜１３・・・・・・
絶縁膜、１４・・・・・・酸化シリコン膜、１５・・・
・・・Ｐ−型半導体層、１６・・・・・・白金シリサイ
ド、１７・・・・・・Ｎ＋＋不純物層、Ｉ８・・・・・
・ｐｎｐ　Ｔｒのエミッタ、１９・・・・・・埋設材、
２０・・・・・・酸化物、２１・・・・・・Ｐ＋型不純
物層、２２．２３・・・・・・Ｎ＋＋不純物層、Ｂ１．
Ｂ２・・・・・・ＰＮＰＴｒのベース電極、Ｂ、・・・
・・・ＮＰＮＴｒのベース電極、Ｃ１，Ｃ２・・・・・
・ＰＮＰＴｒのコレクタ電極、Ｃ１・・・・・・ＮＰＮ
Ｔｒのコレクタ電極、Ｄ、Ｄ・・・・・・デイジット線
、Ｅｌ、Ｂ２・・・・・・ＰＮＰＴｒのエミッタ電＆、
Ｅ、〜Ｅ、・・・・・・ＮＰＮＴｒのエミッタ電極、Ｑ
　３．　Ｑ　２・・・・・・ＰＮＰＴ　ｒ　、　Ｑ３．
　Ｑ　＋”・・・’Ｎ　Ｐ　Ｎ　Ｔ　ｒ　、　Ｗｙ・・
・−ワード線（トップ）、Ｗ［ｌ・・・・・・ワード線
（ボトム）。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に設けられたＮ（又はＰ）型の第１の半
   導体層、前記第１の半導体層内にそれぞれ選択的に設け
   られたＰ（又はＮ）型の第１の不純物層及びＰ（又はＮ
   ）型の第２の不純物層をそれぞれベース領域、エミッタ
   領域及びコレクタ領域とする第１のＰＮＰ（又はＮＰＮ
   ）負荷トランジスタと、前記第１の半導体層、Ｐ（又は
   Ｎ）型の第２の半導体層及び前記第２の半導体層と少な
   くとも接触するＮ（又はＰ）型の第３の半導体層をそれ
   ぞれ、コレクタ領域、ベース領域、及びエミッタ領域と
   する第１のＮＰＮ（又はＰＮＰ）駆動トランジスタと、
   前記第１のＰＮＰ（又はＮＰＮ）負荷トランジスタと同
   型の第２のＰＮＰ（又はＮＰＮ）負荷トランジスタと、
   前記第１のＮＰＮ（又はＰＮＰ）駆動トランジスタと同
   型の第２のＮＰＮ（又はＰＮＰ）駆動トランジスタとを
   有し、前記第１及び第２のＮＰＮ（又はＰＮＰ）駆動ト
   ランジスタのベースとコレクタを互いに交差接続してフ
   リップ・フロップ回路を構成した半導体記憶装置におい
   て、前記第２の半導体層が、第１の半導体層より上層に
   設けられ、第２の半導体層の片方の底面の一部と第１の
   ＰＮＰ（又はＮＰＮ）負荷トランジスタの第２の不純物
   層を接続し、かつ、他方の底面の一部と第２のＰＮＰ（
   又はＮＰＮ）負荷トランジスタの第１の不純物層を導体
   を介在させて、接続してあることを特徴とする半導体記
   憶装置。 ２、第３の半導体層が第２の不純物層直上に存在してい
   る請求項１記載の半導体記憶装置。