JPS60245238A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60245238A JPS60245238A JP59101979A JP10197984A JPS60245238A JP S60245238 A JPS60245238 A JP S60245238A JP 59101979 A JP59101979 A JP 59101979A JP 10197984 A JP10197984 A JP 10197984A JP S60245238 A JPS60245238 A JP S60245238A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor chip
- stage electrode
- stage
- wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、半導体装置に係り、特に、例えばセラミック
ＩＣなどのパッケージの構造に関す。
ＩＣなどのパッケージの構造に関す。
世） 技術の背景
最近の半導体装置は半導体チップのバンシベーション技
術が向上して内部接続が済んだ後にパッケージを形成す
るモールドパッケージのものが多いが、高信頼度を必要
としたり特殊環境下で使用されるものについては、依然
として予め用意したパッケージに半導体チップを搭載し
西部接続を行うメタルパッケージやセラミックパッケー
ジのものが重要な地位を占めている。 一 本発明に係る半導体装置例えばセラミックＩＣなどにお
いては、パッケージの半導体チップを搭載するステージ
電極を接地に接続するのに、該ステージ電極を他の接地
電極にワイヤボンディングによって接続しているものが
多い。
術が向上して内部接続が済んだ後にパッケージを形成す
るモールドパッケージのものが多いが、高信頼度を必要
としたり特殊環境下で使用されるものについては、依然
として予め用意したパッケージに半導体チップを搭載し
西部接続を行うメタルパッケージやセラミックパッケー
ジのものが重要な地位を占めている。 一 本発明に係る半導体装置例えばセラミックＩＣなどにお
いては、パッケージの半導体チップを搭載するステージ
電極を接地に接続するのに、該ステージ電極を他の接地
電極にワイヤボンディングによって接続しているものが
多い。
（Ｃ１従来°技術と問題点
第１図は従来のセラミックＩＣの一般的な構造を平面視
で示したもので、セラミックでなるパッケージｌＯは、
外側に外部と接続するため複数の外部リード端子１１が
導出し、内側に半導体チップ１と接続するための複数の
インナリード電極１２が四角形に配設され、インナリー
ド電極１２のそれぞれはパッケージ１０の内部で外部リ
ード端子１１に接続されている。また、インナリード電
極１２の内側には半導体チップ１を搭載するためのステ
ージ電極１３が配設され、これら電極の配置の側面視は
第２図図示の如くである。半導体チップ１は、ステージ
電極１３上に接合材２例えば金シリコン共晶材、導電性
接着剤あるいは半田などを介して接合（所謂ダイボンデ
ィング）され、半導体チップｌの導出電極とインナリー
ド電極１２とは、ワイヤ３ａで接続（所謂ワイヤボンデ
ィング）され、ステージ電極はワイヤ３ｂで接地に接続
されるインナリード電極１２に接続されている。
で示したもので、セラミックでなるパッケージｌＯは、
外側に外部と接続するため複数の外部リード端子１１が
導出し、内側に半導体チップ１と接続するための複数の
インナリード電極１２が四角形に配設され、インナリー
ド電極１２のそれぞれはパッケージ１０の内部で外部リ
ード端子１１に接続されている。また、インナリード電
極１２の内側には半導体チップ１を搭載するためのステ
ージ電極１３が配設され、これら電極の配置の側面視は
第２図図示の如くである。半導体チップ１は、ステージ
電極１３上に接合材２例えば金シリコン共晶材、導電性
接着剤あるいは半田などを介して接合（所謂ダイボンデ
ィング）され、半導体チップｌの導出電極とインナリー
ド電極１２とは、ワイヤ３ａで接続（所謂ワイヤボンデ
ィング）され、ステージ電極はワイヤ３ｂで接地に接続
されるインナリード電極１２に接続されている。
このような構造でなる半導体装置においては、ダイボン
ディングの際に、半導体チップ１とステージ電極１３と
の間に介在させた接合剤２が流動性を呈し半導体チップ
１に押圧されて、第２図図示のように半導体チップ１の
周囲にはみ出し、そのはみ出しが多い場合には、ワイヤ
ボンディングの際に、ワイヤ３ｂの接続が不安定になり
、該装置の品質を劣化させる問題がある。
ディングの際に、半導体チップ１とステージ電極１３と
の間に介在させた接合剤２が流動性を呈し半導体チップ
１に押圧されて、第２図図示のように半導体チップ１の
周囲にはみ出し、そのはみ出しが多い場合には、ワイヤ
ボンディングの際に、ワイヤ３ｂの接続が不安定になり
、該装置の品質を劣化させる問題がある。
（ｄ） 発明の目的
本発明の目的は上記従来の問題に鑑み、ダイボンディン
グの際に、半導体チ・７プとステージ電極との間に介在
させた接合剤の該半導体チップ周囲へのはみ出しが多く
なっても、該ステージ電極を接地するためのワイヤボン
ディングを安定に行うことが可能な構造を有する半導体
装置を提供するにある。
グの際に、半導体チ・７プとステージ電極との間に介在
させた接合剤の該半導体チップ周囲へのはみ出しが多く
なっても、該ステージ電極を接地するためのワイヤボン
ディングを安定に行うことが可能な構造を有する半導体
装置を提供するにある。
（ｅ） 発明の構成
上記目的は、半導体チップ搭載領域の外側に、該チップ
を搭載するステージ電極から離れて且つ該ステージ電極
に接続された中継用電極が設けられているパンケージを
用いてなることを特徴とする半導体装置によって達成さ
れる。
を搭載するステージ電極から離れて且つ該ステージ電極
に接続された中継用電極が設けられているパンケージを
用いてなることを特徴とする半導体装置によって達成さ
れる。
前記した接合剤のはみ出しは前記ステージ電極上で生ず
るので、該ステージ電極を接地するワイヤボンディング
を前記中継用電極に行うことにより、該ボンディングを
安定に行うことが可能になって、前記半導体装置の該ボ
ンディングに起因する品質の劣化を防止することが可能
になる。
るので、該ステージ電極を接地するワイヤボンディング
を前記中継用電極に行うことにより、該ボンディングを
安定に行うことが可能になって、前記半導体装置の該ボ
ンディングに起因する品質の劣化を防止することが可能
になる。
ｉｆ） 発明の実施例
以下本発明の実施例を図により説明する。全図を通じ同
一符号は同一対象物を示す。
一符号は同一対象物を示す。
第３図は本発明によるセラミックＩＣの一実施例の構造
を示した平面図、第４図はその半導体チップ搭載部を示
した側断面図、第５図（ａｌは同じく他の実施例におけ
る半導体チップ搭載部を示した側断面図、第５図（ｂ）
はそのパッケージにおける半導体チップ搭載部を示した
平面図である。
を示した平面図、第４図はその半導体チップ搭載部を示
した側断面図、第５図（ａｌは同じく他の実施例におけ
る半導体チップ搭載部を示した側断面図、第５図（ｂ）
はそのパッケージにおける半導体チップ搭載部を示した
平面図である。
第３図、第４図はそれぞれ第１図、第２図に対応してお
り、第３図、第４図図示のセラミックＩＣは、第１図、
第２図図示のセラミックＩＣのパンケージｌＯをパンケ
ージ２０に置き換えている。パッケージ２０はパッケー
ジ１０と比較してステージ電極１３がステージ電極２３
に変わり、中継電極２４と接続線２５が追加になり、そ
の他は変わらない。ステージ電極２３は、ステージ電極
１３を大きくしたもので周辺部をパッケージ２０内に延
在させである。中継電極２４は、ステージ電極２３とイ
ンナリード電極１２との中間の高さにあってステージ電
極２３の半導体チップｌ搭載領域を包囲し、パンケージ
２０内でスルーホールからなる接続線２５によりステー
ジ電極２３と接続されている。そして、ステージ電極２
３を接地するワイヤ３ｂは中継電極２４にボンディング
されている。
り、第３図、第４図図示のセラミックＩＣは、第１図、
第２図図示のセラミックＩＣのパンケージｌＯをパンケ
ージ２０に置き換えている。パッケージ２０はパッケー
ジ１０と比較してステージ電極１３がステージ電極２３
に変わり、中継電極２４と接続線２５が追加になり、そ
の他は変わらない。ステージ電極２３は、ステージ電極
１３を大きくしたもので周辺部をパッケージ２０内に延
在させである。中継電極２４は、ステージ電極２３とイ
ンナリード電極１２との中間の高さにあってステージ電
極２３の半導体チップｌ搭載領域を包囲し、パンケージ
２０内でスルーホールからなる接続線２５によりステー
ジ電極２３と接続されている。そして、ステージ電極２
３を接地するワイヤ３ｂは中継電極２４にボンディング
されている。
このような構造でなる半導体装置においては、ダイボン
ディングの際に、半導体チップｌとステージ電極２３と
の間に介在させた接合剤２の半導体チン１１周囲へのは
み出しが多くなっても、第４図図示のように、そのはみ
出しが中継電極２４に及ぶことがないので、ワイヤボン
ディングの際に、ワイヤ３ｂを安定に接続することが可
能である。
ディングの際に、半導体チップｌとステージ電極２３と
の間に介在させた接合剤２の半導体チン１１周囲へのは
み出しが多くなっても、第４図図示のように、そのはみ
出しが中継電極２４に及ぶことがないので、ワイヤボン
ディングの際に、ワイヤ３ｂを安定に接続することが可
能である。
本発明による他の実施例を示した第５図ｔａ＋は第２図
に対応しており、このセラミックＩＣも第２図図示のセ
ラミックＩＣのパンケージ１０をパッケージ３０に置き
換えている。パッケージ３０はパンケージ１０と比較し
てステージ電極１３がステージ電極３３に変わり、中継
電極３４と接続線３５が追加になり、その他は変わらな
い。ステージ電極３３は、ステージ電極１３を半導体チ
ップ１より若干大きい程度まで小さくしたものである。
に対応しており、このセラミックＩＣも第２図図示のセ
ラミックＩＣのパンケージ１０をパッケージ３０に置き
換えている。パッケージ３０はパンケージ１０と比較し
てステージ電極１３がステージ電極３３に変わり、中継
電極３４と接続線３５が追加になり、その他は変わらな
い。ステージ電極３３は、ステージ電極１３を半導体チ
ップ１より若干大きい程度まで小さくしたものである。
中継電極２４は、ステージ電極３３が設けられている面
上で第５図（ｂ１図示のように間隔を置いてステージ電
極３３を包囲し、接続線３５によりステージ電極２３と
接続されている。そして、ステージ電極３３を接地する
ワイヤ３ｂは中継電極３４にボンディングされている。
上で第５図（ｂ１図示のように間隔を置いてステージ電
極３３を包囲し、接続線３５によりステージ電極２３と
接続されている。そして、ステージ電極３３を接地する
ワイヤ３ｂは中継電極３４にボンディングされている。
゛このような構造でなる半導体装置においては、ダイ
ボンディングの際に、半導体チップ１とステージ電極３
３との間に介在させた接合剤２の半導体チン１１周囲へ
のはみ出しが多くなっても、接合剤２が、例えば金シリ
コン共晶材や半田などの如（金属性の場合には、ステー
ジ電極３３と中継電極３４との間にあるセラミック面に
馴染難いため、そのはみ出しが中継電極３４に及ぶこと
がないので、ワイヤボンディングの際に、ワイヤ３ｂを
安定に接続することが可能である。
ボンディングの際に、半導体チップ１とステージ電極３
３との間に介在させた接合剤２の半導体チン１１周囲へ
のはみ出しが多くなっても、接合剤２が、例えば金シリ
コン共晶材や半田などの如（金属性の場合には、ステー
ジ電極３３と中継電極３４との間にあるセラミック面に
馴染難いため、そのはみ出しが中継電極３４に及ぶこと
がないので、ワイヤボンディングの際に、ワイヤ３ｂを
安定に接続することが可能である。
上記実施例に示した中継電極２４．３４は、半導体チッ
プ１の全周を包囲しているが、ワイヤ３ｂのボンディン
グ位置が限定されるならば、敢えて全周を包囲する必要
がなく、このような構造も本発明に含まれる。
プ１の全周を包囲しているが、ワイヤ３ｂのボンディン
グ位置が限定されるならば、敢えて全周を包囲する必要
がなく、このような構造も本発明に含まれる。
（荀 発明の効果
以上に説明したように、本発明による構成によれば、グ
イボンディングの際に、半導体チップとステージ電極と
の間に介在させた接合剤の該半導体チップ周囲へのはみ
出しが多くなっても、該ステージ電極を接地するための
ワイヤボンディングを安定に行うことが可能な構造を有
する半導体装置を提供することが出来て、該半導体装置
の該ワイヤボンディングに起因する品質の劣化防止を可
能にさせる効果がある。
イボンディングの際に、半導体チップとステージ電極と
の間に介在させた接合剤の該半導体チップ周囲へのはみ
出しが多くなっても、該ステージ電極を接地するための
ワイヤボンディングを安定に行うことが可能な構造を有
する半導体装置を提供することが出来て、該半導体装置
の該ワイヤボンディングに起因する品質の劣化防止を可
能にさせる効果がある。
第１図は従来のセラミックＩＣの一般的な構造を示した
平面図、第２図はその半導採チップ搭載部を示した側断
面図、第３図は本発明によるセラミックＩＣの一実施例
の構造を示した平面図、第４図はその半導体チップ搭載
部を示した側断面図、第５図（ａ）は同じく他の実施例
における半導体チップ搭載部を示した側断面図、第５図
（１））はそのパッケージにおける半導体チップ搭載部
を示した平面図である。
平面図、第２図はその半導採チップ搭載部を示した側断
面図、第３図は本発明によるセラミックＩＣの一実施例
の構造を示した平面図、第４図はその半導体チップ搭載
部を示した側断面図、第５図（ａ）は同じく他の実施例
における半導体チップ搭載部を示した側断面図、第５図
（１））はそのパッケージにおける半導体チップ搭載部
を示した平面図である。
Claims (1)
- 半導体チップ搭載領域の外側に、該チップを搭載するス
テージ電極から離れて且つ該ステージ電極に接続された
中継用電極が設けられているパッケージを用いてなるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101979A JPS60245238A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101979A JPS60245238A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60245238A true JPS60245238A (ja) | 1985-12-05 |
| JPH0380343B2 JPH0380343B2 (ja) | 1991-12-24 |
Family
ID=14314972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59101979A Granted JPS60245238A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245238A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125630A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54183296U (ja) * | 1978-06-14 | 1979-12-26 | ||
| JPS54183275U (ja) * | 1978-06-15 | 1979-12-26 | ||
| JPS55145047U (ja) * | 1979-04-02 | 1980-10-17 |
-
1984
- 1984-05-21 JP JP59101979A patent/JPS60245238A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54183296U (ja) * | 1978-06-14 | 1979-12-26 | ||
| JPS54183275U (ja) * | 1978-06-15 | 1979-12-26 | ||
| JPS55145047U (ja) * | 1979-04-02 | 1980-10-17 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125630A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0380343B2 (ja) | 1991-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5508556A (en) | Leaded semiconductor device having accessible power supply pad terminals | |
| US6175149B1 (en) | Mounting multiple semiconductor dies in a package | |
| US6570249B1 (en) | Semiconductor package | |
| US5468993A (en) | Semiconductor device with polygonal shaped die pad | |
| EP0710982B1 (en) | Personalized area leadframe coining or half etching for reduced mechanical stress at device edge | |
| KR20020052930A (ko) | 반도체장치 및 그 제조방법 | |
| US5326932A (en) | Semiconductor package | |
| JP2018190875A (ja) | 半導体装置 | |
| US20080157305A1 (en) | Chip package structure | |
| JPS60245238A (ja) | 半導体装置 | |
| JPH0547954A (ja) | 樹脂封止型半導体装置 | |
| KR100251860B1 (ko) | Csp (칩 스케일 패키지)의 구조 및 제조방법 | |
| JPH03104141A (ja) | 半導体装置 | |
| KR200172710Y1 (ko) | 칩 크기의 패키지 | |
| JP3051225B2 (ja) | 集積回路用パッケージ | |
| JPS58196042A (ja) | 半導体装置用リ−ドフレ−ム | |
| KR200148753Y1 (ko) | 반도체 패키지 | |
| JPS639749B2 (ja) | ||
| JPH0214558A (ja) | 半導体集積回路装置 | |
| KR200313831Y1 (ko) | 바텀리드패키지 | |
| JPH06112337A (ja) | 半導体装置用パッケージ | |
| JPS62216256A (ja) | 電子部品のパツケ−ジ構造 | |
| JPS63110661A (ja) | 半導体集積回路用樹脂封止形パツケ−ジ | |
| JPH0493059A (ja) | 半導体パッケージ | |
| JPH11354713A (ja) | 半導体装置及び実装方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |