JPS639749B2 - - Google Patents

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JPS639749B2
JPS639749B2 JP57080936A JP8093682A JPS639749B2 JP S639749 B2 JPS639749 B2 JP S639749B2 JP 57080936 A JP57080936 A JP 57080936A JP 8093682 A JP8093682 A JP 8093682A JP S639749 B2 JPS639749 B2 JP S639749B2
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semiconductor
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Takashi Myamoto
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Nippon Electric Co Ltd
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Description

【発明の詳細な説明】 本発明は半導体装置にかかり、とくにセラミツ
ク基板に搭載され、金属シールにより気密封止さ
れる半導体装置に関するものである。
本発明は、第１図ａに示すように、セラミツク
基板１にキヤビテイと称する凹部２を設け、その
底に半導体素子３を固着し、半導体素子の電極と
ボンデイングパツド４とを金属細線５で接続した
後、セラミツク基板上に半導体素子を取り囲むよ
うにロウ付けされた金属リング６に金属キヤツプ
７をかぶせ、その周囲を溶融して封止するいわゆ
るシームウエルド法による半導体装置や、第１図
ｂのように、金属リングを設けずに、タングステ
ンＷやモリブデンMoメタライズした後にニツケ
ルNi及び金Auをめつきして環状の金属層（図示
せず）を設け、この上に例えば金Auと錫Snの合
金板を挾んでセラミツクキヤツプや金属板をシー
ルする共晶合金シール法など、半導体素子の周囲
に気密封止するための環状の金属層を設けた半導
体装置を含むものである。
以上のような環状金属部封止型の半導体装置に
用いられるセラミツク基板は、その外部リードピ
ン８の数が同じで外形形状が同一であつても、そ
れに搭載する半導体素子３の回路機能によつて、
内部の配線パタンを変える必要があつた。即ち、
環状金属層の電位を半導体素子３と同じ接地の電
位にしたい場合、第２図のように、キヤビテイ２
の底面から延在した金属配線をスルーホール９を
介してキヤツプ７と接続するなどの工夫が必要と
なり、スルーホールのあるものとないものの２種
類を用意しなければならなかつた。
このことは、セラミツク基板の種類が増加する
ことになり、ひいては半導体装置のコスト・アツ
プを招くことになる。
本発明は、上記の欠点を解消するためになされ
たものであり、金属リングの内側のセラミツク基
板表面に金属リングから延びた金属ターミナルを
設け、更に半導体素子の裏面または電極と導通し
た金属配線の延長部が前記金属ターミナルに接近
しかつ電気的に離れて設けられ、両者間は金属細
線により電気的導通を可能としたことを特徴とす
るものであり、その目的とするところは同一セラ
ミツク基板を用いて種々の半導体素子が搭載でき
るよう汎用性を持たせることにより、半導体装置
のコスト・ダウンを計ることにある。
以下に、本発明を詳細に説明する。
半導体素子裏面と金属リングとを同一電位に維
持する場合の実施例を第３図に示す。第３図は、
金属リング６の内部を一部分切り出して描いた断
面斜視図である。セラミツク基板１に設けたキヤ
ビテイ２の底部にはアイランドと称する金属層１
０を設け、これに半導体素子３を固着する。アイ
ランドは通常セラミツク基板の焼成前にタングス
テンＷやモリブデンMoの粒子を分散させたイン
クをスクリーン印刷し、焼成した後、ニツケル
Ni更に金Auをめつきして形成される。半導体素
子３のアイランド１０上への固着は金Auとシリ
コンSiの共晶合金やハンダで行なわれる。次に半
導体素子３の電極１１とボンデイングパツト４と
を金AuやアルミニウムAlを主成分とする金属細
線５で接続する。ボンデイングパツドはそれぞれ
外部リードピンに電気的に導通している。アイラ
ンド１０からは、図中に破線で示したように延長
部１２があり、これはスルーホール１３を通して
セラミツク基板表面のパツド１４に接続されてい
る。一方、金属リング６からは金属ターミナル１
５がパツド１４に接近して延びている。以上の構
造を有することにより、金属リングがアイランド
と同電位を維持する必要のある時は、金属細線１
６でパツド１４と金属ターミナル１５とを接続す
ればよいし、不要な場合はこの接続をしなければ
よく、同一のセラミツク基板が使用できる。
また、同様の構造で、第４図に示したように、
特定のボンデイングパツド４と金属リングとを同
電位に保ちたい時も、そのボンデイングパツドの
延長部からスルーホール１３を介して設けたパツ
ド１４と、金属リングから延びた金属ターミナル
とを接近させておけば、金属細線１６を接続する
ことにより行なえる。
パツド１４とアイランドまたは内部配線との接
続を必らずしもスルーホールを介する必要はな
い。例えば、第５図のように、階段状の凹部の壁
面を金属配線を這わせ（側面メタライズ）、パツ
ド１４に接続してもよい。本例の場合、アイラン
ド１０と内部配線とパツドと半導体素子の電極と
を全て接続した例で示した。
また、第６図のようにアイランド１０から延在
した内部配線１２が、スルーホール１７を介して
接続し更に上段でパツド１４に接続する一方、金
属リング６の直下からスルーホール１８を介して
金属ターミナル１５を形成し、両者を金属細線１
６で接続することもできる。
以上は、代表的な半導体装置であるDIP（Dual
Inline Package）型について説明したが、本発
明はその外形形状には制約されない。例えば、
PIP（Plug In Package）型やチツプキヤリア型
シングルインライン型等の半導体装置にも適用で
きる。
また組立方式は、ワイヤ・ボンデイング法に限
られることはなく、TAB法など他の組立法によ
る半導体装置にも適用できる。
更に、使用される材料も以上に挙げたものに限
らず他の材料も使用できることは言うまでもな
い。
以上、詳細に説明したように本発明によれば、
半導体素子を搭載するセラミツク基板の汎用性が
高くなり、１種類のセラミツク基板で多種類の半
導体素子の搭載が可能となり、ひいては半導体装
置のコストダウンを可能とすることができる。
【図面の簡単な説明】
第１図ａ，ｂは金属封止型セラミツク半導体装
置を説明する断面図、第２図は従来の半導体装置
の断面図、第３図乃至第６図は本発明の実施例を
示す断面斜視図である。 図中で、１……セラミツク基板、２……キヤビ
テイ、３……半導体素子、４……ボンデイングパ
ツド、５……金属細線、６……金属リング、７…
…キヤツプ、８……外部リードピン、９……スル
ーホール、１０……アイランド、１１……電極、
１２……内部配線の延長部、１３……スルーホー
ル、１４……パツド、１５……金属ターミナル、
１６……金属細線である。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体素子と、該半導体素子を搭載したセラ
    ミツク基板と、このセラミツク基板に接着し前記
    半導体素子を取り囲むように形成した金属リング
    と、その金属リングに固着されたキヤツプとを備
    えた半導体装置において、前記金属リングに取り
    囲まれた領域内の、前記セラミツク基板の表面に
    接着しその金属リングと電気的に導通した金属タ
    ーミナルの近くに、前記半導体素子の裏面または
    前記半導体素子の表面の電極と電気的に導電した
    導電層が設けられ、前記金属ターミナルと前記導
    電層とは両者間を金属細線で接続したときに導通
    状態となり、金属細線で接続しないときは電気的
    に離れた状態となることを特徴とする半導体装
    置。
JP57080936A 1982-05-14 1982-05-14 半導体装置 Granted JPS58197863A (ja)

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JP57080936A JPS58197863A (ja) 1982-05-14 1982-05-14 半導体装置

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JPS58197863A JPS58197863A (ja) 1983-11-17
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Application Number Title Priority Date Filing Date
JP57080936A Granted JPS58197863A (ja) 1982-05-14 1982-05-14 半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4705917A (en) * 1985-08-27 1987-11-10 Hughes Aircraft Company Microelectronic package
US5027191A (en) * 1989-05-11 1991-06-25 Westinghouse Electric Corp. Cavity-down chip carrier with pad grid array

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JPS58197863A (ja) 1983-11-17

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