JPS60245270A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の製造方法に関し、特にダイナミッ
クＲＡＭや不揮発性メモリ用半導体装置、更にはオフセ
ットゲート構造などを有する半導体装置の製造に用いて
好適な半導体装置の製造方法に関するものである。

［背景技術］ ＭＯ８ＩＣにおける厚い層間絶縁膜の形成方法として、
ゲート絶縁膜の一部にシリコン窒化膜（Ｓｉ、Ｎ４膜）
を用いて、多結晶シリコンゲート電極を力Ｏ工した後Ｓ
ｉ３Ｎ４膜をマスクにゲート電極表面酸化することによ
って、層間絶縁膜を形成する方法が考えられる。

この方法によると、層間絶縁膜の膜厚およびゲート電極
材料に対する制限が生すると共に、Ｓｉ３Ｎ４膜を用い
ているためゲート電極の側面側のゲートパターンのエツ
ジ部分における熱酸化膜（Ｓ＋Ｏｔ膜）の膜質が悪くそ
のゲートパターンエツジ部分での絶縁耐圧（ダイナミッ
クＲＡＭのメモリセルの場合、キャパシタのプレート電
極とワード線との間のプレート電極のパターンエツジ部
分での耐圧）低下という問題があることが本発明者によ
って明らかにされた。

し発明の目的〕 本発明の目的は、前述した従来の問題点を解決し、ゲー
ト電極をしまじめとする種々の電極周面にゆるやかな段
差形状を有する厚い層間絶縁膜を形成できると共に、前
記ゲート電極のパターンエツジ部分での絶縁耐圧の向上
が図れる半導体装置の製造方法を提供することにある。

また本発明の他の目的は、電極周面に配される層間絶縁
膜の段差形状をゆるやかにすることにより、前記層間絶
縁膜上に配される配線のバターニングの際、エッチ残り
ができす、歩留が向上すると共に、配線の膜質を良くし
、配線の膜厚も厚くできて配線の抵抗を低減できるよう
にした半導体−装置の製造方法を提供することにある。

本発明の前記ならびにそのほかの目的と新規°か特徴は
、本明細書の記述および添付図面からあきらかになるで
あろう。

（発明の概要］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明′″４−れば、下記のとおりである。

すなわち、上面に第１の絶縁膜が形成された電極を形成
した後、第２の絶縁膜となりうる部材と第３の絶縁膜と
を順次形成し、次に反応性イオンエツチング法により前
記第３の絶縁膜をエツチングして前記電極の側面側に前
記第３の絶縁膜によるサイドウオールを形成し、この後
前記部材を処理して前記第２の絶縁膜とし、これにより
前記電極周面に層間絶縁膜を形成するようにしたので、
前記層間絶縁膜として段差形状かゆるやかで膜厚の厚い
ものを得ることができ、更に前記電極のつけ根のゲート
パターンエツジ部分での絶縁耐圧を向上させることがで
きる。

し実施例１］ 本発明をダイナミックＲＡＭのメモリセルに適用した場
合の１実施例を第１図を用いて以１説明する。

まず第１図（ａｌに示すようにｐ形シリコン半導体基板
１表面の選択的な熱酸化により厚（・８４０２膜よりな
るフィールド絶縁膜つまり素子分離領域２を形成する。

素子分離領域２直丁の半導体基板１には、図示していな
いが、ｐ＋型チャネルストッパが形成される（以下の実
施例においても同様であるが、図示説明とも省略しであ
る）。更にＳｔＯ，によるゲート酸化膜３を形成する。

次に同図（ｂＪに示すようにキャパシタの容量を増やす
ためにレジスト４をマスクとしてドーズ１ｌＸ１０”Ｃ
Ｉ”でＡｓイオンの打込みを行なってｎ形不純物層５を
形成する。

次に同図＋Ｃ１に示す如く全面にゲート電極材料たとえ
ば多結晶シリコン膜６を厚さ約３０００ＡＶｃＣｖｌ）
法などにより形成し、りん処理などにより低抵抗化した
後、第１の絶縁膜としてたとえばＣＶＤ５ｉｎ、膜７を
厚さ３０００Ａ以上に形成する。

次に同図（ｄｌに示すようにホトリソグラフィ工程によ
りＣＶ　Ｄ　Ｓ　ｊ　Ｏ，膜７および多結晶シリコン膜
６を第１ゲー　ト電極と同一のマスクパターンにてバタ
ーニング加工することにより、上面にＣＶＤ５ｉｎ、膜
７が形成された多結晶シリコン膜６による第１ゲート電
極８を形成する。この後、全面に酸化により第２の絶縁
膜となる薄い部材、たとえば１００〜３００Ａ程度の薄
い多結晶シリコン膜９と、厚〜・第３の絶縁膜たとえば
３０００ＡのＳｉｎ、膜１０とを順次ＣＶＤ法などによ
り形成する。

次に同図ｔｅｌに示−ｆ如く反応性イオンエツチング（
ＲＩＥ）法によりＳｉｎ、膜１０を全面エツチングする
と膜厚差により第１ゲート電極８の側面側の段差部分に
のみ５ｉＯ２１１ｉ１Ｑが残り、サイドウオール】１が
形成される。このサイドウオールＪ１の底部ではたとえ
ば３０　（＋　ＯＡ弱程度の膜厚である。なお前記ＲＩ
　Ｅ法による全面エツチングのとき、多結晶シリコン膜
９がストツパとして模能し、シリコン基板Ｊの表面が露
出してエッチされ損傷を受けるのを防止１−ている。

次に多結晶シリコン膜９を８００〜１０００℃でスチー
ム酸化ｊると、５ｉｎ２膜となり、同図（ｆｌに示す如
く多結晶シリコン＠６による第１ゲート電極８〕周面ハ
ＣＶ　Ｄ　５ｉ０２膜７　ト５ｉｆ２（１）サイ）”ウ
オール１１と多結晶シリコン膜９を熱酸化してなるＳｉ
Ｏ２＠とからｔ、ｃ　ル厚イＳ　ｉ０２膜１２　テ被ｆ
Ｊ　８れた形となる。このように１〜で形成された５ｉ
ｎ２膜１２は層間絶縁１１へ１３を構成する。こ０）後
全面に多結晶シリコン膜を例えばＣＶＤ法などにより形
成した後、この多結晶シリコン膜をバターニングするこ
とにより図示の如く多結晶シリコン膜による第２ゲート
電極１４　ａ、１４　ｂを形成し、ソース、ドレイン形
成領域上に薄く５Ｉ０２による酸化膜を形成する。

次に同図（ｇｌに示す如くドーズ量５Ｘ１０”ｃｍ”で
Ａｓイオンの打込みを行ない、ｎ″″拡散層によるソー
ス、ドレイン領域１５ａ、］５ｂを形成する。

しかし、第１の絶縁膜である５Ｉ０２膜７の膜厚を厚く
することにより８１０．の層間絶縁膜１３は厚く形成さ
れ、しかも第１ゲート電極８の側面側のつけ根のゲート
パターンエツジ部分は厚し・層間絶縁膜１３で完全に被
着され℃いるので、第２図に示す如く第１ゲート電極８
と第２ゲート電極１４ａとを接近させて第２ゲート電極
１４ａの一部を層間絶縁膜１３上に形成しても、第１ゲ
ート電極８の側面側のゲートパターンエツジ部分（層間
絶縁膜１３のエツジ部分１３ａ）での、第２ゲート電極
１４ａのシリコン基板ｊに対する絶縁耐圧が従来に比し
て向上しているので、第２ゲ−トｉ電極１４ａを第１図
１ｇｌに示イ如く形成セす、第２図に示す如く形成して
もよい。なお第２図の場合にはドレイン領域１５ｂはｎ
形不純物層５によって形成される。

次に第１図（ｈｌに示″ｆように通常の方法により全面
にリンシリケートガラス（ＰＳＧ）などの層間絶縁層］
６をＣＶＤ法などにより形成し、この後コンタクトホー
ル１７の形成、Ａｌ配線層１８の形成とそのバターニン
グを行なうことにより２層多結晶シリコンダイナミック
ＲＡＭのメモリセルを構成することかできる。なお第２
図の場合も第１図（ｈｌと同様に構成されるので図示省
略する。

以上のような半導体装置の製造方法においては、多結晶
シリコン膜９はサイドウオール１１を形成するためのエ
ツチングの際、ストッパーとして働くと共に、その後多
結晶シリコン膜９の熱酸化により第２の絶縁膜である８
１０２膜が形成され、前述したｃｖｎｓｉｏｚ膜７とＳ
ｉｎ、のサイドウオル１１と併せて卑〜・層間絶縁膜Ｊ
３を形成することができ、これによりたとえは第１ゲー
ト電極８と第２ゲート電極１４ａ、］４ｂ間の層間絶縁
が可能となる。更に第１ゲート電極８の側面側のつけ根
のエツジ部分は従来に比して厚℃・層間絶縁膜１３によ
って完全に被覆されているので、第２図に示す如く第２
ゲート電極１４ａと第１ゲート電極８との層間絶縁のほ
か、第２ゲート電極１４ａの基板１に対する絶縁耐圧を
従来に比して向上させることができる、 またサイドウオールＪ１の形成により第１ゲート電極８
０周面上の層間絶縁膜Ｊ３の段差形状か従来に比して著
しくゆるやかとなり、このため第１ゲート電極８土をの
りこえるように形成されても・石部分の第２ゲート多結
晶シリコン配線（多結晶シリコン１）１８の膜厚を厚く
でき、かつその長さを短くできるので、ダイナミックＲ
ＡＭのワード線１８の抵抗を低減させることができる。

また第１ゲート電極８士の層間絶縁膜Ｊ３の段差形状が
ゆるやかであるので、ｉＸ２ゲート多結晶シリコン配Ｉ
Ｒ］８の膜厚も厚くでき、かつその膜質もよくなり、従
って多結晶シリコン配線層Ｊ８のバターニングのとき、
エッチ残りができす、従来に比して歩留りが良い。

更に従来アクティブ領域では第１ゲート重極８と第２ゲ
ート電極１４ａとの交差を禁止していたが、本発明では
層間絶縁膜ｊ３の膜厚が厚いので、氾１図ｔｅｌに代わ
って、第１図（ｆｌに示す如く第１ゲート電極８の層間
絶縁膜］３上に第２ゲー　ト電極１４ａの一部な配箔、
形°成してもよく、即ち第１ゲート電極８と第２ゲート
電極１４ａとを交差させてもよ（、レイアウトルールの
緩和が可能となる。

し実施例２〕 本発明方法をオフセットゲート構造を有する半導体装置
に適用した場合の第２の実施例を第３図を用いて説明す
る。

ます、第３図（ａｌに示すようＩｒＣｐ形シリコン基板
２１０表面にｐ１領域２２を形成し、更にそのｐ＋領域
２２に通常の選択酸化法で素子分離領域２３を形成し、
残存するｐ＋領域２２をチャネルストッパーとして利用
する。次にアクティブ領域の表面に５ｉ０２のゲート酸
化膜２４を形成する。この後全面にゲート電極材料たと
えば多結晶シリコン膜２５をＣＶＤ法などにより厚さ約
３００ＯＡに形成し、りん処理などにより低抵抗イビし
たうえで、更に第１の絶縁膜としてたとえばＳｉｎ、膜
２６をる。

次に同図（ｂｌに示す如く、ホトリソグラフィ工程によ
りＳｉｎ、膜２６および多結晶シリコン膜２５をゲート
電極と同一マスクパターンにてバターニング加工するこ
とにより、上面に５ｉ０２膜２６が彩度された多結晶シ
リコン膜２５によるゲート電極２７を形成する。更にこ
のパターニングの際、ゲート酸化膜２４がエッチされる
ので、シリコン基板２１０表面を熱酸化したうえで、Ａ
ｓイオンの打込みを行ない、Ｎ−拡散層２８を形成する
。

この後は前述した第１実施例と同様の方法で後述の層間
絶縁膜３２を形成する。

即ち、同図（ｂｌに示す如く、酸化により第２の絶縁膜
となる薄℃・部材、たとえば１００〜３００Ａの多結晶
シリコン７１＠２９と、厚い第３の絶縁膜たとえば３０
００　Ａ（’）ＳｉＯｔｌｌＲ３０トラ順？ＸＣＶＤ法
などにより形成する。

次に同図１ｃＩに示すようにＲＩＥ法により５ｉｎ２膜
３０を全面エツチングすると、膜厚差によりゲート電極
２７の側面側の段差部分にＳｉｎ、膜３０が残存しサイ
ドウオール３１が形成される。このサイドウオール３１
の底部ではたとえば３０００Ａ弱程度である。なお多結
晶シリコン膜２９はＲＩＥ法によるエツチングのストッ
パーとして機能し、シリコン基板２１０表面−がエッチ
されて損傷を受けるのを防止している。

次に同図１ｄｌに示す如く、多結晶シリコン膜２９を８
００〜１０００℃でスチーム酸化すると、ｓｉｏ、膜と
なり、ゲート電極２７の周面はＳｉｎ。

膜２６と、多結晶シリコン膜２９の熱酸化物であるＳｉ
ｎ、膜と、Ｓ　ｉ０２のサイドウオール３１とからなる
厚い層間絶縁膜３２で完全に覆われた形となる。この後
Ａｓイオンの打込みを行ない、Ｎ“拡散層３３を形成し
、これによりＮ−拡散層２８とＮ′″拡散層３３からな
るソース、ドレイン領域３４ａ、３４ｂが形成される。

次に全面にりんシリケートガラス（ＰＳＧ）膜３５をＣ
ＶＤ法により形成した後、コンタクトホール３６を形成
する。ＰＥＧ膜３膜力５ＫＡＡ配＃３７を形成する。

このようにしてオフセットゲート構造のＭＯＳトランジ
スタを作ることができる。

以上のような半導体装置の製造方法にお〜・ては、多結
晶シリコン膜２９はサイドウオール３１形成のためのエ
ツチングの際、ストッパーとして働くと共に、その後熱
酸化により第２の絶縁膜である５ｉｎ２膜が形成される
。このＳｉｎ、膜とＳｉｎ、膜２６とサイドウオール３
１とで厚い層間絶縁膜３２を構成することができ、これ
によりゲート電極２７の層間絶縁が可能となる。更にゲ
ートを極２７の側面側のつけ根のエツジ部分は従来に比
して厚℃・層間絶縁膜３２によって完全に被覆されてい
るので、絶縁耐圧が太きい。

またサイドウオール３１の形成によりゲート電極２７の
周面上の層間絶縁膜３２０段差形状が従来に比して著し
くゆるやかとなり１．／ｌ配線の段差切れの心配がなく
なり多層配線が可能となる。

またＡｌ配線３７が層間絶縁膜３２上をのりこえるよう
に形成されるとき、層間絶縁膜３２０段差形状がゆるや
かなため、Ａｌ配線３７の膜厚を厚くでき、かつその長
さを短くできるので配線抵抗を低減できる。またゲート
電極２７０周面上の層間絶縁膜３２の段差がゆるやかで
あるので、層間絶縁膜３２上に形成されるＡｌ配線３７
の膜厚も厚くでき、かつその膜質もよくなり、Ａｌ配線
形成時のバターニングによりエッチ残りができす、従来
に比して歩留りがよ℃・。

なお、Ｓｉｎ、膜２６の膜厚を厚くすることによりサイ
ドウオール３１の膜厚を厚く変えることがテキ、オフセ
ットゲート構造におけるオフセット量を大きく変えるこ
とができソース、ドレイン領域３４ａ、３４ｂ間の電界
緩和効果を著しく達成できる。

〔実施例３〕 本発明方法をＭＮＯＳによるＥＥＰＲＯＭに適用した場
合の第３実施例を第４図ｔａｌ〜（ｄｌを用いて以下説
明する。

まず、第４図（ａｌに示すようにＰ形シリコン基板４１
の表面にＰ＋領域４２を形成し、更にＰ″Ｆ領域４２Ｖ
ｃ通常の選択酸化法で素子分離領域４３を形成し、残存
するＰ＋領域４２をチャネルストッパーとして利用する
。次にアクティブ領域の表面に５ｉ０２のゲート酸化膜
４４を形成する。この後全面に８ｉ、Ｎ４膜４５をＣＶ
Ｄ法などにより形成し、更にその上にゲート電極材料た
とえば多結晶シリコン膜４６をＣＶＤ法などにより形成
しりん処理などにより低抵抗化する。更に第１の絶縁膜
としてたとえばＳｉＱ、膜４７をＣＶＤ法などにより厚
さ３０００Ａ以上に形成する。次にホトリソグラフィ工
程によりＳｉｎ、膜４７．多結晶シリコン膜４６＋　５
ｊａＮａ膜４５をゲート電極と同一のマスクパターンに
てバターニング刀ロエすることにより、上面に８ｉ０．
膜４７を有し、下面にＳｉ３Ｎ。

膜４５を有する、多結晶シリコン膜４６によるゲート′
ｒｒＬ極４８を形成する。更にバターニングの際、ゲー
ト酸化膜４４がエッチされるので、シリコン基板４１０
表面を熱酸化したうえで、Ａｓイオンの打込みを行ない
、Ｎ＋拡散層４９を形成する。

この後は前述した第１実施例と同様の方法で後述の層間
絶縁膜５３を形成する。

即ち、同図（ａ）に示す如く酸化により第２の絶縁膜と
なる薄い部材、たとえば１００〜３００Ａの多結晶シリ
コン膜５０と、厚い第３の絶縁膜たとえば３０００Ａの
５ｉｆｔ膜５１とを順次ＣＶＤ法などにより形成する。

次に同図（ｂＪに示すように、ＲＩＥ法によりＳｊＱ、
１膜５１を全面エツチングして膜厚差によりゲート電極
４８の側面側に５ｉｆｔ膜５１によるサイドウオール５
２を形成する。このとき多結晶シリコン膜５０はＲＩＥ
法によるエツチングのストッパーとして機能し、シリコ
ン基板４１０表面がエッチされて損傷を受けるのを防止
して〜・る。

次に同図（Ｃ１に示すように多結晶シリコン膜５０を８
００〜１０００℃でスチーム酸化すると、５ｉｎ２膜と
なり、ゲート電極４８の周面は８ｉ０゜膜４７と、多結
晶シリコン膜５０の熱酸化物である５ｉｎ２ｐと、ｓｉ
Ｑ、のサイドウオール５２とからなる厚℃・層間絶縁膜
５３で被環された形となる。

従ってＭＮＯ８構造は厚い層間絶縁膜５３で被覆される
ことになる。なおＮ＋拡散層４９はソース。

ドレイン領域５４　ａ、５４　ｂを構成する。

次に同図（ｄｌに示すように全面にりんシリケートガラ
ス（ＰＳＧ）膜５５をＣＶＤ法により形成した後、コン
タクトホール５６の形成およびＡｌ配線５７の形成を行
なう。

このＪ５にしてｎチャネルシリコンゲートＭＮＯ８によ
るＥＥＦＲＯＭのメモリセルが作られる。

以上のような半導体装置の製造方法においては、多結晶
シリコン膜５０はサイドウオール５２形成のためのエツ
チングの際にストンパーとして機能すると共に、その後
多結晶シリコン膜５０を熱酸什することにより第２の絶
縁膜である５ｉ０２膜が形成される。このＳｉｎ、膜と
５ｉｆｔ膜４７とサイドウオール５２とで厚い層間絶縁
膜５３を構成することかでき、ゲート電極４８０層間絶
縁が可能となる。更にゲート電極４８の側面側のつけ根
のパターンエツジ部分は厚℃・層間絶縁膜５３によって
完全に被覆されているので、絶縁耐圧が太きい。

またサイドウオール５２の形成によりゲート電極４８の
周面上の層間絶縁膜５３の段差形状がゆるやかとなり、
ＡＡ配配線５７膜 なくなり、多層配線が可能となる。またＡｌ配線５７が
層間絶縁膜５３−ヒをのりこえるように形成されるとき
、層間絶縁膜５３０段差形状がゆるやかに形成されるた
め、Ａｌ配線５７の膜厚を厚くでき、かつその長さを短
くでき、従って配線抵抗を低減できる。更にゲート電極
４８０周面上の層間Ｐ３縁膜５３の段差がゆるやかであ
るσ）で、この層間絶縁膜５３上に形成されるＡｌ配線
５７の膜厚も厚くでき、かつその膜質もよくなり、ＡＪ
配線形成時のパターニングによりエッチ残りができす、
従来に比して歩留りがよし・。

〔効果〕

上述した本発明による半導体装置の製造方法を用いれば
次のような種々の効果を奏する。

（１１　第１の絶縁膜と第２の絶縁膜と第３の絶縁膜と
で電極の周面上に厚い層間絶縁膜を形成することができ
、層間絶縁が可能となる。

（２）　ゲート電極の側面側のつげ根のエツジ部分は厚
い層間絶縁膜ＶＣよって完全に被覆することができ、従
来に比して絶縁耐圧を向上させることかできる。

（３）サイドウオールの形成により層間絶縁膜の段差形
状を、従来に比して著しくゆるやかにすることができ、
このため層間絶縁膜上に配される配線の膜厚を厚くでき
、かつその長さを短くでき、従って配線抵抗を低減させ
ることができる。

（４）層間絶縁膜の段差形状がゆるやかであるので、そ
の上に配される配線の膜厚も厚くでき、かつその膜質も
よくなり、従って配線のパターニング加工のときエッチ
残りができす、従来に比して歩留りがよい。

（５）層間絶縁膜を厚く形成することができるので、層
間絶縁が良好となり、多層配線や多層ゲート電極構造が
可能となる。

（６）厚（゛層間絶縁膜により層間絶υが良好となるた
め、レイアウトルールの緩和が図れる。

（７）酸化により第２の絶縁物となりうる部材は、サイ
ドウオールを形成するためのエツチングの際、ストッパ
ーとして機能するため、基板表面が露出せず従って基板
表面がエッチされて損傷を受けることを防止できる。

（８）　多層ゲートダイナミックＲＡＭやオフセットゲ
ート構造を有する半導体装置やＥＰＲＯＭ，ＥＥＰＲＯ
Ｍなどに適用して効果的である。

以上本発明者によってなされた発明を実施例にもとつき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば第１図，第２
図におけるダイナミックＲＡＭメモリセルの第１ゲート
電極８の下面にＳ　ｉ　、、　Ｎ　４膜を形成し、第１
ゲート電極８の下をＳｉ３Ｎ４膜と５ｉｏｔ膜とによる
２重構造にしてもよい。また第１図，第２図では２２層
ゲート電極構造の場合について言及したけれども多層ゲ
ート電極構造にも本発明を適用できる。また上記第１図
〜第４図の各実施例においては多結晶シリコンゲート電
極の場合を示したが、本発明はこれに限定　゛されるこ
となく高融点金属やそのシリサイドなどを用いたゲート
電極更にはゲート電極以外の層間絶縁膜で包囲される電
極（キャノくシタ電極等）にも適用できる。

〔利用分野〕

以上の説明では王として本発明者によってなされた発明
をその背景となった利用分野であるダイナミックＲＡＭ
，オフセットゲート構造を有する半導体装置（たとえば
オフセットゲート構造のＭＯＳデバイス）＋　ＥＥＦＲ
ＯＭ（たとえばＭＮＯＳによるＥＥＰＲＯＭ）に適用し
た場合について説明したが、それに限定されるものでは
なく、その他の不揮発性メモリ装置たとえばＦＡＭＯ８
によるＥＦＲＯＭなどに適用できる。本発明は要するに
少なくとも電極の周面上に厚い層間絶縁膜を必要とする
ものに適用できる。

【図面の簡単な説明】 第１図（ａｌ〜（ｈｌは本発明による半導体装置の製造
方法をダイナミックＩｔ　Ａ　Ｍのメモリセルニ適用し
た場合の第］実施例を示す工程断面図、第２図は第１図
（ｆｌ、　（ｇｌに示す第２ゲート電極１４ａの変形例
を示す工程断面図、 第３図（ａｌ〜ｔｅｌは本発明方法をオフセントゲート
構造を有する半導体装置に適用した場合の第２実施例を
示す工程断面図、 第４図ｔａｒ〜（ｄｌは本発明方法をシリコングー）Ｍ
ＮＯＳによるＥ　Ｅ　Ｐ　ＲＯＭに適用した場合の第３
実施例を示す工程断面図である。 ７、　２６．　４７・・・Ｓ　ｉ　０２　＃（第１の絶
縁膜）、８・・・第１ゲート電極、９，２９．５０・・
・多結晶シリコン膜（酸化により第２の絶縁膜となる部
材）、１０．３０，５］・・・５ｉｎ２膜（第３の絶縁
膜）、３．１．３］、、５２・・・サイドウオール、１
３，３２゜５３・・・漸開絶縁膜、２７．４８・・・ゲ
ート電極。 第　１　１勺 第　１１￥１ 第　１　ト」 （Ｋ） 第　３　図 ２に 第　３　図 （ｄｌ

Claims (1)

1. 【特許請求の範囲】 １、土面に第１の絶縁膜が形成された電極を形成した後
   、第２の絶縁膜となり５る部材と第３の絶縁膜とを順次
   形成し、次に反応性イオンエツチング法により前記第３
   の絶縁膜をエツチングして前記電極の側面側に前記第３
   の絶縁膜によるサイドウオールを形成し、この後前記部
   材を変化させて前記第２の絶縁膜とし、これにより前記
   電極周面に層間絶縁膜を形成するようにしたことを特徴
   とする半導体装置の製造方法。 ２、前記部材として薄い多結晶シリコンを用い、前記第
   ２の絶縁膜として前記多結晶シリコンを熱酸化して得ら
   れる二酸化砒素を用いてなる特許請求の範囲第１項記載
   の半導体装置の製造方法。 ３、ゲート電極となる膜と、シリ、キ、酸化膜とを重量
   形成した上で同一のマスクパターンにてエツチング形成
   し、その上に薄いポリシリコンおよび厚いシリコン酸化
   膜を順次形成し、この厚いシリコン醇化膜を反応性イオ
   ンエツチング法によりエツチングして前記ゲート電極の
   側面にサイドウオールを形成し、この後ポリシリコンを
   酸化して前記各シリコン酸化膜と一体の厚し・シリコン
   酸化膜を前記ゲート電極の周囲に形成したことを特徴と
   する半導体装置の製造方法。 ４、前記ゲート電極はダイナミックメモリセルの第１ゲ
   ート電極である特許請求の範囲第３項記載の半導体装置
   の製造方法。 ５、前記ゲート電極はオフセットゲート型ＭＯ８又はＭ
   ＮＯ８型ＥＦＲＯＭの各ゲート電極である特許請求の範
   囲第３項記載の半導体装置の製造方法０