JPH02194554A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の製造方法に関し、特に、ＤＲＡＭ
メモリセルのキャパシタ等に用いられる多層配線構造を
有する半導体装置の製造方法に関する。

［従来の技術］ 従来、ポリシリコンのキャパシタ電極を下層配線とし、
ゲート電極を上層配線として多層配線を形成する場合、
キャパシタ電極の表面を酸化し、てこれを層間絶縁膜と
することが多い。そのような例を第３図を参照して説明
する。第３図に示されたものは、次のように製造される
。まず、半導体基板１１上に誘電体膜】２を形成し、そ
の上にポリシリコンを堆積する。ポリシリコンをパター
ニングしてキャパシタ電極１３を形成し、その表面を酸
化して層間絶縁膜１９ａを形成する。誘電体膜１２を一
部除去し、そこにゲート酸化膜２０を形成する。全面に
ゲート電極を形成するためのポリシリコン２１　ａを堆
積し、これをパターニングしてゲート電極を形成する。

ゲート電極の形成態様としては、ゲート電極とキャパシ
タ電極１３とが一部重なるように形成する場合と両者を
完全に分離して形成する場合とがある。

なお、誘電体膜としては単層の熱酸化膜を用いる場合も
あるが、最近のように溝型キャパシタを用いる場合には
、渭開口部工・ソジ（第２図、Ａ部）において酸化膜が
薄くなって、ここでの絶縁破壊耐圧が低下するので、窒
化膜を酸化膜で挟んだ三ｐＲ構造の誘電体膜を用いるこ
とが多い。

［発明が解決しようとする問題点］ 上述した従来方法によって製造された半導体装置におい
ては、下部配線としてのキャパシタ電極１１うの端部の
段差が急峻てあり、この状態で表面酸化を行っているの
で、ここで大きな段差が形成さｈ−る。特に、誘電体膜
として窒化膜を使用している場合には、酸化工程におい
て電ｉ１３の下部での酸化が遅いので層間絶縁膜１９ａ
が第３図に示すように電極の端部で庇状に形成される。

このような形状に起因して下記の問題が生じる。

■、キャパシタ電極とゲート電極が重なり合う場ム ゲート電極端部における段差が大きく、また、ここでの
層間絶縁膜が庇状に形成されるので、ポリシリコンの被
着性が悪く断線が発生しやすい。

また、ゲート電極が、第３図のＢで示す部分において誘
電体膜１２を介して半導体基板内のキャパシタの他方の
電極と相対することになる。そのため、特に誘電体膜と
して比誘電率の大きい窒化膜を用いている場合には、ゲ
ート−ドレイン間に大きな容量が生じるので、トランジ
スタの高速動作が阻害される。さらに、薄い誘電体膜を
介して高不純物濃度のキャパシタの他方の電極（トレイ
ン領域）と相対することから、絶縁耐圧も低下してしま
う。

■、キャパシタ電極とゲート電極が分離している場合 この場合、キャパシタ電極端部のポリシリコン２１ａを
エツチング除去しなければならないが、この部分におけ
るポリシリコンの堆積厚さａは平坦部の厚さｂに比較し
て非常に厚くなっている。

そのため、キャパシタ電極端部のポリシリコンを十分に
エツチング除去した場合には、平坦部はオーバーエツチ
ングされ、場合によっては、ゲート酸化膜２０らエツチ
ングされ基板表面がダメージを受ける。また、層間絶縁
膜１９ａが庇状に形成されることから、第３図のＢで示
す部分においてエツチング残りが生じやすく、これが配
線の短絡事故の厚刃となる。

［問題点を解決するための手段］ 本発明の半導体装置の製造方法は、半導体基板上に誘電
体膜、第１の導電、層および第１の絶縁膜をこの順に形
成する工程と、第１の絶縁膜と第１−の導電層に選択的
にエツチングと施して第１の電極配線を形成する工程と
、第１の絶縁膜の厚さと第１の導電層の厚さとの和と同
程度あるいはそれ以」二の厚さを有する第２の絶縁膜を
形成する工程と、第２の絶縁膜をエッチバックして前記
第１の電極配線およびその上の第１の絶縁膜の端部にな
だらかに傾斜したサイドウオールを形成する工程と、第
２の導電層を形成しこれをパターニングして第２の電極
配線を形成する工程とを具備している。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）〜（ｆ）は、本発明の一実施例のＬ程順を
示す断面図である。ここで、誘電体膜を形成する前に必
要とする半導体基板に対する一連の工程は、既に終了し
ているものとする。

まず、半導体基板１１上に誘電体膜１２を形成し、続い
て、その上にリンをドープした膜厚約２０００〜３００
０人のポリシリコン１３２１を被着する。次に、膜厚約
２０００〜３０００人の第１のＣ’ｌ／’　Ｄ酸化Ｂ　
ｉ、　４を気相成長法によって形成する。次いでフォト
レジスト１５を塗布し、これを所望のパターンに現像す
る〔第１図（ａ）〕。

次に、前記フォトレジスト１５をマスクとして第１のｃ
ｖＤＷ化膜１４をかるくバッフアート弗酸で等方性エッ
チ〉・グし、フオトレジス１〜端部において、フォトレ
ジストの下の第１のＣＶＤＩ化膜の一部を除去する。こ
の加工は、層間絶縁膜の最終形状をなだらかにするのに
有効である。その後、第１のＣＶ　Ｄ酸化、ＷＮ２およ
びポリシリコン１、３　ａを異方性ドライエツチングで
パターニングすることにより、第１のＣＶＤ酸化膜１４
から端部が露呈したキャパシタ電極１３を形成する〔第
１図（ｂ）〕。

次に、前記フォトレジスト１５を制酊し、容量形成部１
．ｌ外の誘電体膜をエツチング除去した後、ノンをドー
プしたポリシリコンの酸化レートがシリコン基板よりも
速いことを利用し、酸化性雰囲気中で９００℃〜９５０
℃で５〜１０分間程度酸化し、キャパシタ電極１３の端
部に酸化膜１６、半導体基板１１上に薄い酸化膜１７を
形成する〔第１図（ｃ））。

続いて、第１のＣＶＤ酸化膜１４とキャパシタ電極１３
のき計の膜厚と同程度かあるいはそれより１７い、膜厚
４０００〜６０００人程度の第２のＣＶＤ１ｆｆ化膜］
８を気相成長法を用いて形成する〔第１図（ｄ）〕。

次に、客層形成部以外の活性領域の基板表面が露呈する
まで第２のＣＶ　Ｄ酸化膜１８を異方性エツチングによ
りエッチバックし、キャパシタ電極１３端部に、なだら
かな傾斜を持ったサイドウオール酸化膜を形成する。こ
のサイドウオール酸化膜と先の第１のＣＶＤ酸化膜１４
とを合わせたものが眉間絶縁膜１９である。このエッチ
バック時に基板表面が受けたダメージおよび汚染は、基
板表面をかるくエツチングすることにより取り除くＣ第
１図（ｅ）〕。

次に、ゲート酸化膜２０を熱酸化法を用いて形成し、さ
らに、ゲート電極を形成するためのポリシリコン２　］
、　ａを被着する。このポリシリコン２１ａは、下地の
層間絶縁膜１９がなだらかな傾斜面をもっていることか
ら、はぼ均一の厚さに形成することができる。すなわち
、ポリシリコン２１ａの平坦部と傾斜部における垂直方
向の膜厚を、それぞれ、ｃ、ｄとするならば、ｃ　ｚ　
ｄとすることができる〔第１図（ｆ）〕。

これ以降は５周知の方法て′ポリシリコン２１　ａをパ
ターニングしてゲート電極を形成し、必要な拡散層を形
成するなどして■○ＳＤＲＡＭと形成する。

次に、第２図を参照して、本発明の池の実施例について
説明する。第２図は、本発明を適用して製造された講キ
ャパシタ型？ｖ１０　Ｓ　Ｄ　ＲＡ　Ｍ半導体装置の断
面図て゛ある。この実施例では、まず、半導体基板１１
にフィールド酸化膜２４と講を形成し、続いて、溝内壁
部と溝の周辺部にキャパシタの基板側の電極である電荷
蓄積領域２３を形成する。次に、溝内壁を含む基板表面
に誘電体膜１２を形成する。この誘電体膜は、講開口部
工・ソジ部Ａでの絶縁耐圧の劣化を防止するために、か
つ、十分大きなキャパシタ容量を得るために、窒化膜を
酸化膜で挟んだ三層構造のものとする。次に、溝丙部を
含む基板全面にキャパシタ電極１３を形成するためのポ
リシリコンを形成する。この後は先の実施例と同様の工
程を経てゲート電極形成用のポリシリコンを形成する。

続いて、ゲート電極２１をキャパシタ電極１３と一部重
なるように形成し、その後、ゲート電極２１をマスクと
してソース・ドレイン領域２２を形成する。

この実施例では、ゲート電極２１とキャパシタ電極１３
とが重なっているが、キャパシタ電極の側部になだらか
な傾斜を有する層間絶縁膜Ｉ９が形成されているので、
ゲート電極２１が誘電体膜１２と接触することがない。

したがって、ゲー１〜・トレイン間に大きな容量が形成
されることがなく、また、絶縁耐圧が低下することもな
い。

［発明の効果］ 以上説明したように、本発明は、あらかじめ導電体層の
上部に第１のＣＶＤ酸化膜を被着した後にパターニング
を行って下部電極配線を形成し、次いで、第２のＣＶ　
Ｄ酸化膜を厚く被着した後、これを異方性ドライツチン
グ法を用いてエッチバックし、なだらかな傾斜のついた
サイドウオール酸化膜で下部電極配線の端部な覆うもの
であるので、本発明によれば、上部電極配線形成材料を
蒸着する際の被着性が改善され、電極配線形成材料を均
一の厚さに被着することがてきる。従って、９Ｅ部＠極
配線め段切れを防止することができるとともにこの材料
をエツチングする際に基板に重大なダメージを与えるこ
とがない。また、このエツチング時にエツチング残りが
発生することがないので、それによる短絡が発生するこ
とがない。

さらに、上部電極配線が、誘電体膜と接触することがな
いので、電極配線と基板との間の容量が増大することが
なく、ＤＲＡＭの動作が遅延せしめられることがない、
また、電極配線と基板との間の絶縁耐圧を大きく保つこ
とができる。

１４・・第１のＣＶＤ酸化膜、　　１５・・・フォトレ
ジスト、　１６．１７・・・酸化膜、　１８・・・第２
のＣＶＤ酸化膜、　１９．１９ａ・・・層間絶縁膜、　
２０・・・ゲート酸化膜、　　２１・・・ゲート電極、
　　２１ａ・・・ポリシリコン、　　２２・・・ソース
・ドレイン領域、　　２３・・・電荷蓄積領域、　２４
・・・フィールド酸化膜。

Claims (1)

【特許請求の範囲】
1. 半導体基板上に誘電体膜、第１の導電層および第１の絶
   縁膜をこの順に形成する工程と、第１の絶縁膜と第１の
   導電層に選択的にエッチングを施して第１の電極配線を
   形成する工程と、第１の絶縁膜の厚さと第１の導電層の
   厚さとの和と同程度あるいはそれ以上の厚さを有する第
   ２の絶縁膜を形成する工程と、第２の絶縁膜をエッチバ
   ックして前記第１の電極配線およびその上の第１の絶縁
   膜の端部になだらかに傾斜したサイドウォールを形成す
   る工程と、第２の導電層を形成しこれをパターニングし
   て第２の電極配線を形成する工程とを具備することを特
   徴とする半導体装置の製造方法。