JPS60245304A - プログラマブル・レジスタ - Google Patents
プログラマブル・レジスタInfo
- Publication number
- JPS60245304A JPS60245304A JP10201184A JP10201184A JPS60245304A JP S60245304 A JPS60245304 A JP S60245304A JP 10201184 A JP10201184 A JP 10201184A JP 10201184 A JP10201184 A JP 10201184A JP S60245304 A JPS60245304 A JP S60245304A
- Authority
- JP
- Japan
- Prior art keywords
- resistance value
- resistance
- programmable register
- fuse
- arcing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
Landscapes
- Attenuators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は任意の抵抗値が選択できるようにしたプログラ
マブル・レジスタ（抵抗器）に関する。
マブル・レジスタ（抵抗器）に関する。
第１図に示される如く電子回路基板１と電子回路基＆２
）−を接続１−１某Ｍノの出力電圧を基板２に入力する
場合、可変抵抗器３を用いることがある。この可変抵抗
器３ががリュームやポテンショメータである場合、人間
がモニタ４で基板２の状態をモニタしながら調整を行な
う。
）−を接続１−１某Ｍノの出力電圧を基板２に入力する
場合、可変抵抗器３を用いることがある。この可変抵抗
器３ががリュームやポテンショメータである場合、人間
がモニタ４で基板２の状態をモニタしながら調整を行な
う。
また最近ではＶＴＲの生産において計算機を用い、レー
ザトリミングを行なうことにょシ、調整を自動化する傾
向がある。
ザトリミングを行なうことにょシ、調整を自動化する傾
向がある。
しかしながら上記人間による調整では、個人差が製品特
性のばらつきを生むし、また非能率的である。また上記
レーザトリミングによる調整は大規模な装置が必要であ
シ、多品種の製品を生産するのには適していない。
性のばらつきを生むし、また非能率的である。また上記
レーザトリミングによる調整は大規模な装置が必要であ
シ、多品種の製品を生産するのには適していない。
本発明は上記実情に鑑みてなされたもので、抵抗値調整
に人手による労力を省くことができ、また大規模なレー
デトリミング等による調整システムよシ簡便で能率的な
プログラマブル・レジスタを提供しようとするものであ
る。
に人手による労力を省くことができ、また大規模なレー
デトリミング等による調整システムよシ簡便で能率的な
プログラマブル・レジスタを提供しようとするものであ
る。
本発明は集積回路ノやツヶージ内に多種の抵抗を内蔵し
、ＦＥＴのダートにかける外部信号（デジタル信号）に
よシ抵抗値を変化させ、そして適当な抵抗値になったと
きその抵抗値に固定するために、ヒーーズを切る（書き
込む）ことが行なえるようにしたものである。
、ＦＥＴのダートにかける外部信号（デジタル信号）に
よシ抵抗値を変化させ、そして適当な抵抗値になったと
きその抵抗値に固定するために、ヒーーズを切る（書き
込む）ことが行なえるようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第２
図に示される如くｎ個の抵抗Ｒ１〜Ｒｎには、それぞれ
ノーマル・オンでｓｂかつオン抵抗の小さいＭＯ８型ト
ランジスタ（ＭＯ８型ＦＥＴ ）Ｔ ｒ １〜Ｔｒｎ及
び熱断ヒユーズｆ、〜ｆｎが直列に接続されている。こ
れらヒユーズ、抵抗間からはそれぞれヒユーズ切断時に
用いる端子Ｔ、〜Ｔが導出されている。第２図の回路全
体の抵抗は端子ａ、ｂ間に発生する。
図に示される如くｎ個の抵抗Ｒ１〜Ｒｎには、それぞれ
ノーマル・オンでｓｂかつオン抵抗の小さいＭＯ８型ト
ランジスタ（ＭＯ８型ＦＥＴ ）Ｔ ｒ １〜Ｔｒｎ及
び熱断ヒユーズｆ、〜ｆｎが直列に接続されている。こ
れらヒユーズ、抵抗間からはそれぞれヒユーズ切断時に
用いる端子Ｔ、〜Ｔが導出されている。第２図の回路全
体の抵抗は端子ａ、ｂ間に発生する。
この回路の抵抗値の調整は、トランジスタＴｒ１〜Ｔｒ
ｎのダートの電圧のかけかたによシこれらトランジスタ
をオンまたはオフさせ、端子ａ、ｂ間の抵抗値を変化さ
せることによシ行なうことができる（抵抗値の選択）。
ｎのダートの電圧のかけかたによシこれらトランジスタ
をオンまたはオフさせ、端子ａ、ｂ間の抵抗値を変化さ
せることによシ行なうことができる（抵抗値の選択）。
即ち各トランジスタのダートに電圧をかけるか否かを計
算機で選択し、計算機で抵抗値をモニタして最適抵抗値
を見つける。この回路への最適抵抗値の書き込みは、上
記抵抗値調整の結果例えば１番目の抵抗Ｒ３が不必要で
あれば、トランジスタＴｒｌのダートに電圧をかけて該
トランジスタをオフさせてから、端子Ｔ、とｂとの間に
熱断ヒ一ズｆｉが切れるのに充分な電流を流す。この結
果抵抗Ｒ，は端子ａ、ｂ間の抵抗値に寄与しなくなる。
算機で選択し、計算機で抵抗値をモニタして最適抵抗値
を見つける。この回路への最適抵抗値の書き込みは、上
記抵抗値調整の結果例えば１番目の抵抗Ｒ３が不必要で
あれば、トランジスタＴｒｌのダートに電圧をかけて該
トランジスタをオフさせてから、端子Ｔ、とｂとの間に
熱断ヒ一ズｆｉが切れるのに充分な電流を流す。この結
果抵抗Ｒ，は端子ａ、ｂ間の抵抗値に寄与しなくなる。
この第２図の回路にあっては、ピン（外部導出端子）の
敷線、端子ａ、ｂで２本、端子！、〜、Ｔｎでｎ本、ト
ランジスタＴ ｒ １〜Ｔ ｒ ｎのダート端子でｎ本
により、２（ｎ＋１）本となシ、このときの抵抗値は２
ｎ通シに変化させることができる。ピンは集積回路の外
部に取シ出さなくても、ポンディングパッドを利用して
集積回路のチップ上で書き込みが可能となれば、外部導
出ビン数が減少するので、更に小型化が可能となる。
敷線、端子ａ、ｂで２本、端子！、〜、Ｔｎでｎ本、ト
ランジスタＴ ｒ １〜Ｔ ｒ ｎのダート端子でｎ本
により、２（ｎ＋１）本となシ、このときの抵抗値は２
ｎ通シに変化させることができる。ピンは集積回路の外
部に取シ出さなくても、ポンディングパッドを利用して
集積回路のチップ上で書き込みが可能となれば、外部導
出ビン数が減少するので、更に小型化が可能となる。
またこの回路にありては、ノーマル・オンのＦＥＴを用
いたから、書き込み後にＦＥＴをオンにするための別電
源を用いる必要がない。またＦＥＴはマイクロコンピー
タ等の計算機の出力で直接制御でき、何ら電圧レベル変
換器のようなものを必要としないものである。
いたから、書き込み後にＦＥＴをオンにするための別電
源を用いる必要がない。またＦＥＴはマイクロコンピー
タ等の計算機の出力で直接制御でき、何ら電圧レベル変
換器のようなものを必要としないものである。
なお本発明は実施例のみに限られることなく種々の応用
が可能である。例えばヒユーズｆ、〜ｆｎは、トランジ
スタＴｒ、〜Ｔｒｎ：’を選択的にオンまたはオフさせ
て端子ａ、ｂ間に電流を流して溶断てきれば、特別に端
子Ｔ、〜Ｔｎ等を設ける必要もなくなる。
が可能である。例えばヒユーズｆ、〜ｆｎは、トランジ
スタＴｒ、〜Ｔｒｎ：’を選択的にオンまたはオフさせ
て端子ａ、ｂ間に電流を流して溶断てきれば、特別に端
子Ｔ、〜Ｔｎ等を設ける必要もなくなる。
以上説明した如く本発明によれば、マイクロコンピュー
タ等の計算機を用い、抵抗値を選択してヒユーズを溶断
して抵抗値の書き込みを行なえばよいから、従来のレー
ザトリミングなどと比較し７て極めて簡便に用いられる
プログラマツル・レジスタが提供できるものである。
タ等の計算機を用い、抵抗値を選択してヒユーズを溶断
して抵抗値の書き込みを行なえばよいから、従来のレー
ザトリミングなどと比較し７て極めて簡便に用いられる
プログラマツル・レジスタが提供できるものである。
第１図は電子回路基板間の接続の概略図、第２図は本発
明の一実施例を示す回路図である。 Ｒ１〜Ｒｎ・・・抵抗、Ｔｒ１〜Ｔｒｎ・・・ＦＥＴ１
ｆ１〜ｆｎ・・・ヒユーズ、Ｔ１〜Ｔｎ、 ａ 、 ｂ
・・・端子。 出願人代理人 弁理土鈴 江 武 彦
明の一実施例を示す回路図である。 Ｒ１〜Ｒｎ・・・抵抗、Ｔｒ１〜Ｔｒｎ・・・ＦＥＴ１
ｆ１〜ｆｎ・・・ヒユーズ、Ｔ１〜Ｔｎ、 ａ 、 ｂ
・・・端子。 出願人代理人 弁理土鈴 江 武 彦
Claims (2)
- （１） ノーマル・オンのＦＥＴ 、抵抗及び溶断ヒユ
ーズを直列に接続してなる直列回路を複数並列に接続し
たことを特徴とするプログラマブル・レジスタ。 - （２）前記ヒユーズを溶断するだめの書き込み用電源を
接続できる端子をそなえたととを特徴とする特許請求の
範囲第１項に記載のプログラマブル・レジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10201184A JPS60245304A (ja) | 1984-05-21 | 1984-05-21 | プログラマブル・レジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10201184A JPS60245304A (ja) | 1984-05-21 | 1984-05-21 | プログラマブル・レジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245304A true JPS60245304A (ja) | 1985-12-05 |
Family
ID=14315821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10201184A Pending JPS60245304A (ja) | 1984-05-21 | 1984-05-21 | プログラマブル・レジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245304A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381902A (ja) * | 1986-09-26 | 1988-04-12 | 日通工株式会社 | コ−ド設定用抵抗アレイ |
| WO1999059243A1 (fr) * | 1998-05-14 | 1999-11-18 | Mitsubishi Denki Kabushiki Kaisha | Circuit a semi-conducteur |
-
1984
- 1984-05-21 JP JP10201184A patent/JPS60245304A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381902A (ja) * | 1986-09-26 | 1988-04-12 | 日通工株式会社 | コ−ド設定用抵抗アレイ |
| WO1999059243A1 (fr) * | 1998-05-14 | 1999-11-18 | Mitsubishi Denki Kabushiki Kaisha | Circuit a semi-conducteur |
| US6201441B1 (en) | 1998-05-14 | 2001-03-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit |
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