JPS6024580B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS6024580B2 JPS6024580B2 JP55030173A JP3017380A JPS6024580B2 JP S6024580 B2 JPS6024580 B2 JP S6024580B2 JP 55030173 A JP55030173 A JP 55030173A JP 3017380 A JP3017380 A JP 3017380A JP S6024580 B2 JPS6024580 B2 JP S6024580B2
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- JP
- Japan
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- region
- silver
- semiconductor substrate
- layer
- amorphous chalcogenide
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
- H10P32/174—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being Group III-V material
Landscapes
- Non-Silver Salt Photosensitive Materials And Non-Silver Salt Photography (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
本発明は、ＧａＡｓ等のｍ−Ｖ族化合物でなる半導体基
板が用いられ、その半導体基板内に所要の不純物の導入
された半導体領域が形成されてなる構成を有する半導体
装置の製法に関する。
板が用いられ、その半導体基板内に所要の不純物の導入
された半導体領域が形成されてなる構成を有する半導体
装置の製法に関する。
ＧａＡｓ等のｍ−Ｖ族化合物でなる半導体基板が用いら
れ、その半導体基板内に所要の不純物の導入された半導
体領域が形成されてなる構成の半導体装置は、その半導
体基板がｍ−Ｖ族化合物であることにより、広く現用さ
れている、シリコンでなる半導体基板が用いられ、その
半導体基板内に所要の不純物の導入された半導体領域が
形成されてなる構成の半導体装置が比し高速応答性を呈
するものである。
れ、その半導体基板内に所要の不純物の導入された半導
体領域が形成されてなる構成の半導体装置は、その半導
体基板がｍ−Ｖ族化合物であることにより、広く現用さ
れている、シリコンでなる半導体基板が用いられ、その
半導体基板内に所要の不純物の導入された半導体領域が
形成されてなる構成の半導体装置が比し高速応答性を呈
するものである。
この為近時ｍ−Ｖ族化合物でなる半導体基板が用いられ
、その半導体基板内に所要の不純物の導入された半導体
領域が形成されてなる構成の半導体装置が着目されてい
る。
、その半導体基板内に所要の不純物の導入された半導体
領域が形成されてなる構成の半導体装置が着目されてい
る。
然し乍ら従釆ｍ−Ｖ族化合物でなる半導体基板を対象と
して、その内に所要の不純物の導入された半導体領域を
、所要の不純物濃度を以つて高精度に、しかも簡易に形
成することの出来ると認め得るに十分な方法の提案は未
だなされていないものである。
して、その内に所要の不純物の導入された半導体領域を
、所要の不純物濃度を以つて高精度に、しかも簡易に形
成することの出来ると認め得るに十分な方法の提案は未
だなされていないものである。
依って本発明はｍ−Ｖ族化合物でなる半導体基板を対象
として、その内に所要の不純物の導入されてなる半導体
領域を、所望の不純物濃度を以つて高精度に、しかも簡
易に形成することの出来るという新規な工程を含んで、
ｍ−Ｖ族化合物でなる半導体基板が用いられる、その半
導体基板内に所要の不純物の導入された半導体領域が形
成されてなる構成を有する半導体装置の新規な製法を提
供せんとするもので、以下図面を伴なつて詳述する所よ
り明らかとなるであろう。
として、その内に所要の不純物の導入されてなる半導体
領域を、所望の不純物濃度を以つて高精度に、しかも簡
易に形成することの出来るという新規な工程を含んで、
ｍ−Ｖ族化合物でなる半導体基板が用いられる、その半
導体基板内に所要の不純物の導入された半導体領域が形
成されてなる構成を有する半導体装置の新規な製法を提
供せんとするもので、以下図面を伴なつて詳述する所よ
り明らかとなるであろう。
第１図〜第１２図は、発明による半導体装置の製法の実
施例を示し、第１図に示す如き例えばＰ型のＧａＡｓ等
の皿−Ｖ族化合物でなる半導体基板１が予め用意され、
而してその主面２上に、第２図に示す如く、セレン（Ｓ
ｅ）を主成分とせる例えばＳｅ７５原子％、Ｗ２５原子
％でなる非晶質カルコゲナィド層３とその非晶質カルコ
ゲナィド層３上に形成された銀でなる又は銀のハラィド
、カルコゲナィド等の銀を含む層４との積層体でなる無
機フオトレジスト材層５を形成する。
施例を示し、第１図に示す如き例えばＰ型のＧａＡｓ等
の皿−Ｖ族化合物でなる半導体基板１が予め用意され、
而してその主面２上に、第２図に示す如く、セレン（Ｓ
ｅ）を主成分とせる例えばＳｅ７５原子％、Ｗ２５原子
％でなる非晶質カルコゲナィド層３とその非晶質カルコ
ゲナィド層３上に形成された銀でなる又は銀のハラィド
、カルコゲナィド等の銀を含む層４との積層体でなる無
機フオトレジスト材層５を形成する。
実際上斯る無機フオトレジスト材層５は、その非晶質カ
ルコゲナィド層３を真空蒸着又はスパッタリングによっ
て半導体基板１上に形成し、次に層４を真空蒸着又はス
パッタリングによって又は非晶質カルコゲナィド層３を
銀イオンを含む溶液中に浸薄することによって、非晶質
カルコゲナィド層３上に形成することにより、形成し得
る。次に、第３図に示す如く、無機フオトレジスト材層
５に対する光又は電子線等の加速粒子線６による所要パ
ターンでの露光処理により、無機フオトレジスト材層５
の光又は加速粒子線６にて露光された領域を銀のドープ
された銀ドープ非晶質カルコゲナィド領域７となさしめ
ることにより、無機フオトレジスト材層５に銀のドープ
された銀ドープ非晶質カルコゲナィド層７を形成する。
ルコゲナィド層３を真空蒸着又はスパッタリングによっ
て半導体基板１上に形成し、次に層４を真空蒸着又はス
パッタリングによって又は非晶質カルコゲナィド層３を
銀イオンを含む溶液中に浸薄することによって、非晶質
カルコゲナィド層３上に形成することにより、形成し得
る。次に、第３図に示す如く、無機フオトレジスト材層
５に対する光又は電子線等の加速粒子線６による所要パ
ターンでの露光処理により、無機フオトレジスト材層５
の光又は加速粒子線６にて露光された領域を銀のドープ
された銀ドープ非晶質カルコゲナィド領域７となさしめ
ることにより、無機フオトレジスト材層５に銀のドープ
された銀ドープ非晶質カルコゲナィド層７を形成する。
次に銀ドープ非晶質カルコゲナィド領域７の形成されて
なる無機フオトレジスト材層５に対する現像処理により
、無機フオトレジスト材層５の銀ドープ非晶質カルコゲ
ナィド領域７以外の領域を半導体基板１上より除去する
。実際上斯る現像処理は、無機フオトレジスト材層５の
銀ドープ非晶質カルコゲナィド領域以外の領域に於ける
非晶質カルコゲナィド層３上に残っている銀又は銀を含
む層４を、第４図に示す如く、希釈王水等のエッチャン
トによるエッチング処理により、非晶質カルコゲナィド
層３上より除去し、次いで銀ドープ非晶質カルコゲナィ
ド領域７が銀のドープされていない非晶資力ルコゲナィ
ド層３に比し化学的耐蝕性が極めて大であることを利用
して、アルカリ溶液又はフッ素系ガスのプラズマによる
エッチング処理により、第５図に示す如く、銀のドープ
されていない非晶質カルコゲナィド層３を半導体基板１
上より除去することでなされている。次に半導体基板１
の主面２上に、第６図に示す如く、銀ドーブ非晶質カル
コゲナィド領域７を覆って例えばＳｉ０２、ＳＩＮ４等
の絶縁材、Ｔｉ、Ｐｔ等の金属でなる耐熱性層８を、真
空蒸着、スパッタリング、プラズマＣＶＤ法等のそれ自
体は公知の種々の方法によって形成する。
なる無機フオトレジスト材層５に対する現像処理により
、無機フオトレジスト材層５の銀ドープ非晶質カルコゲ
ナィド領域７以外の領域を半導体基板１上より除去する
。実際上斯る現像処理は、無機フオトレジスト材層５の
銀ドープ非晶質カルコゲナィド領域以外の領域に於ける
非晶質カルコゲナィド層３上に残っている銀又は銀を含
む層４を、第４図に示す如く、希釈王水等のエッチャン
トによるエッチング処理により、非晶質カルコゲナィド
層３上より除去し、次いで銀ドープ非晶質カルコゲナィ
ド領域７が銀のドープされていない非晶資力ルコゲナィ
ド層３に比し化学的耐蝕性が極めて大であることを利用
して、アルカリ溶液又はフッ素系ガスのプラズマによる
エッチング処理により、第５図に示す如く、銀のドープ
されていない非晶質カルコゲナィド層３を半導体基板１
上より除去することでなされている。次に半導体基板１
の主面２上に、第６図に示す如く、銀ドーブ非晶質カル
コゲナィド領域７を覆って例えばＳｉ０２、ＳＩＮ４等
の絶縁材、Ｔｉ、Ｐｔ等の金属でなる耐熱性層８を、真
空蒸着、スパッタリング、プラズマＣＶＤ法等のそれ自
体は公知の種々の方法によって形成する。
次に熱処理により、第７図に示す如く、半導体基板１の
銀ドープ非晶質カルコゲナィド領域７下の領域に、その
銀ドープ非晶質カルコゲナィド領域７より、その主成分
たるセレンを熱拡散により不純物として導入せしめて、
セレンによる不純物の導入されたＮ型の半導体領域９を
形成し、斯くて第７図に示す如き半導体基板１の主面２
に銀ドープ非晶質カルコゲナィド領域７を覆って延長せ
る耐熱性層８（尚上述せる熱処理によって銀ドープ非晶
質カルコゲナィド領域７を構成せる材料の全てが半導体
基板１内に導入して、半導体基板１の主面２上に銀ドー
プ非晶質カルコゲナィド領域７が残存していない場合も
あり得、この場合は耐熱性層８は銀ドープ非晶質カルコ
ゲナィド領域７を覆って延長していない）を有し、半導
体基板１内のその主面２側より半導体領域９の形成され
てなる構成を得る。
銀ドープ非晶質カルコゲナィド領域７下の領域に、その
銀ドープ非晶質カルコゲナィド領域７より、その主成分
たるセレンを熱拡散により不純物として導入せしめて、
セレンによる不純物の導入されたＮ型の半導体領域９を
形成し、斯くて第７図に示す如き半導体基板１の主面２
に銀ドープ非晶質カルコゲナィド領域７を覆って延長せ
る耐熱性層８（尚上述せる熱処理によって銀ドープ非晶
質カルコゲナィド領域７を構成せる材料の全てが半導体
基板１内に導入して、半導体基板１の主面２上に銀ドー
プ非晶質カルコゲナィド領域７が残存していない場合も
あり得、この場合は耐熱性層８は銀ドープ非晶質カルコ
ゲナィド領域７を覆って延長していない）を有し、半導
体基板１内のその主面２側より半導体領域９の形成され
てなる構成を得る。
次に耐熱性層８が金属でなる場合には、又耐熱性層８が
絶縁材でなる場合であっても必要に応じて、耐熱性層８
に対するエッチング処理により耐熱性層８を半導体基板
１上より除去し、又上述せる熱処理后も第７図に示す如
くに銀ドープ非晶質カルコゲナィド領域７が半導体基板
１上に一部残っている場合はその銀ドープ非晶質カルコ
ゲナィド領域７を半導体基板１上より除去し、斯くて第
８図に示す如き半導体基板１の主面２上より耐熱性層８
及び銀ドープ非晶質カルコゲナィド領域７の全く除去さ
れ、然し乍ら半導体基板１内にその主面２側よりセレン
による不純物の導入された半導体領域の９の形成されて
なる構成を得る。
絶縁材でなる場合であっても必要に応じて、耐熱性層８
に対するエッチング処理により耐熱性層８を半導体基板
１上より除去し、又上述せる熱処理后も第７図に示す如
くに銀ドープ非晶質カルコゲナィド領域７が半導体基板
１上に一部残っている場合はその銀ドープ非晶質カルコ
ゲナィド領域７を半導体基板１上より除去し、斯くて第
８図に示す如き半導体基板１の主面２上より耐熱性層８
及び銀ドープ非晶質カルコゲナィド領域７の全く除去さ
れ、然し乍ら半導体基板１内にその主面２側よりセレン
による不純物の導入された半導体領域の９の形成されて
なる構成を得る。
又第７図に示す如くに熱処理によって半導体基板１内に
半導体領域９を形成して后、次に第８図に示す如くに半
導体基板１上より耐熱性層８及び銀ドープ非晶質カルコ
ゲナィド領域７を全く除去し、次で第９図に示す如く半
導体基板１の主面２上にそれ自体は公知の方法によって
半導体領域９を外部に臨ませる窓１０の穿設されてなる
絶縁層１１を形成し、次で第１０図に示す如く半導体領
域９に、それ自体は公知の方法によって、窓１０を通じ
て絶縁層１１上に延長せる電極乃至配線層１２を連結せ
しめ、斯くて第１０図に示す如き半導体基板１内にその
主面２側より半導体領域９が形成され、その半導体領域
９に電極乃至配線層１２の連結されてなる構成を得る。
更に第６図に示す如くに耐熱性層８を形成する場合に於
て、その耐熱性層８を絶縁材を以つて形成し、而して第
７図に示す如くに熱処理によって半導体基板１内に半導
体領域９を形成する場合、この場合の絶縁材による耐熱
性層８の材質によってその耐熱性層８内に銀ドープ非晶
質カルコゲナィド領域７を構成せる材料が溶け込み、而
してその溶け込み領域が他の領域に比し、耐熱性層８を
除去する為のエッチング処理をなした場合のエッチング
速度が速くなることに鑑み、これを利用して、第７図に
示す如くに半導体基板１１内に半導体領域９を形成して
后、絶縁材でなる耐熱性層８を除去する為のエッチング
処理をなし、次で銀ドープ非晶質カルコゲナィド領域７
が半導体基板１上に一部残っている場合はその銀ドープ
非晶質カルコゲナィド領域７を除去する為のエッチング
処理をなすことによって、第１１図に示す如く、半導体
領域９を外部に臨ませる窓１０を形成されてなる耐熱性
層８による絶縁層１１′を形成し、次で第１２図に示す
如く、それ自体は公知の方法によって、半導体領域９に
、第１０図の場合と同様に窓１１′を通じて絶縁層１１
′上に延長せる電極乃至配線層１２′を連結せしめ、斯
くして第１２図に示す如き半導体基板１内にその主面２
側より半導体領域９が形成され、その半導体領域９に電
極乃至配線層１２′の連結されてなる構成を得る。
半導体領域９を形成して后、次に第８図に示す如くに半
導体基板１上より耐熱性層８及び銀ドープ非晶質カルコ
ゲナィド領域７を全く除去し、次で第９図に示す如く半
導体基板１の主面２上にそれ自体は公知の方法によって
半導体領域９を外部に臨ませる窓１０の穿設されてなる
絶縁層１１を形成し、次で第１０図に示す如く半導体領
域９に、それ自体は公知の方法によって、窓１０を通じ
て絶縁層１１上に延長せる電極乃至配線層１２を連結せ
しめ、斯くて第１０図に示す如き半導体基板１内にその
主面２側より半導体領域９が形成され、その半導体領域
９に電極乃至配線層１２の連結されてなる構成を得る。
更に第６図に示す如くに耐熱性層８を形成する場合に於
て、その耐熱性層８を絶縁材を以つて形成し、而して第
７図に示す如くに熱処理によって半導体基板１内に半導
体領域９を形成する場合、この場合の絶縁材による耐熱
性層８の材質によってその耐熱性層８内に銀ドープ非晶
質カルコゲナィド領域７を構成せる材料が溶け込み、而
してその溶け込み領域が他の領域に比し、耐熱性層８を
除去する為のエッチング処理をなした場合のエッチング
速度が速くなることに鑑み、これを利用して、第７図に
示す如くに半導体基板１１内に半導体領域９を形成して
后、絶縁材でなる耐熱性層８を除去する為のエッチング
処理をなし、次で銀ドープ非晶質カルコゲナィド領域７
が半導体基板１上に一部残っている場合はその銀ドープ
非晶質カルコゲナィド領域７を除去する為のエッチング
処理をなすことによって、第１１図に示す如く、半導体
領域９を外部に臨ませる窓１０を形成されてなる耐熱性
層８による絶縁層１１′を形成し、次で第１２図に示す
如く、それ自体は公知の方法によって、半導体領域９に
、第１０図の場合と同様に窓１１′を通じて絶縁層１１
′上に延長せる電極乃至配線層１２′を連結せしめ、斯
くして第１２図に示す如き半導体基板１内にその主面２
側より半導体領域９が形成され、その半導体領域９に電
極乃至配線層１２′の連結されてなる構成を得る。
斯くして第７図にて上述せる構成（但し限定されるので
はないが耐熱性層８が絶縁材による場合が一般的である
）、第８図にて上述せる構成、第１０図にて上述せる構
成、第１２図にて上述せる構成により、ｍ−Ｖ族化合物
であるＰ型の半導体基板１が用いられ、その半導体基板
１内にセレンによる不純物の導入された半導体領域９が
形成されてなる構成を有する目的とせる半導体装置を得
る。
はないが耐熱性層８が絶縁材による場合が一般的である
）、第８図にて上述せる構成、第１０図にて上述せる構
成、第１２図にて上述せる構成により、ｍ−Ｖ族化合物
であるＰ型の半導体基板１が用いられ、その半導体基板
１内にセレンによる不純物の導入された半導体領域９が
形成されてなる構成を有する目的とせる半導体装置を得
る。
以上にて本発明による半導体装置の製法の実施例が明ら
かとなったが、斯る製法によれば、半導体基板１内に形
成された半導体領域９が、半導体基板１上に形成された
銀ドープ非晶質カルコゲナィド領域７よりその主成分た
るセレンを不純物として導入せしめて得られ、従って半
導体領域９を半導体基板１内に形成するにつき、何等別
途のマスクを要しないものであると共に、銀ドープ非晶
質カルコゲナィド領域７をその主成分以外別途所要の不
純物のドープせしめられたものとして得る必要もないも
のである。
かとなったが、斯る製法によれば、半導体基板１内に形
成された半導体領域９が、半導体基板１上に形成された
銀ドープ非晶質カルコゲナィド領域７よりその主成分た
るセレンを不純物として導入せしめて得られ、従って半
導体領域９を半導体基板１内に形成するにつき、何等別
途のマスクを要しないものであると共に、銀ドープ非晶
質カルコゲナィド領域７をその主成分以外別途所要の不
純物のドープせしめられたものとして得る必要もないも
のである。
又銀ドープ非晶質カルコゲナィド領域７が半導体基板１
上に形成された無機フオトレジスト材層５に対する光又
は加速粒子線による所望パターンでの露光処理及びこれ
に続く現像処理にて得られ、而してこの場合の露光処理
に於ける所望パターンが光又は加速粒子線による所望パ
ターンであることにより、その所要パターンが高精度で
得られ、又露光処理后に於ける無機フオトレジスト材層
５の銀ドープ非晶質カルコゲナィド領域７とそれ以外の
領域との間には、無機フオトレジスト材層５が非晶質カ
ルコゲナィド層３とその上に形成された銀又は銀を含む
層４であることにより、格段的に大なる化学的耐蝕性の
差が得られているので、現像処理后に得られる銀ドープ
非晶資力ルコゲナィド領域７が、露光処理に於ける所望
パターンに応じた所要パターンを以つて高精度で得られ
、一方半導体領域９が上述せる如く銀ドープ非晶質カル
コゲナィド領域７よりその主成分たるセレン導入せしめ
て得られるので、半導体領域９が、銀ドープ非晶質カル
コゲナイド領域７に比し１周り大なるパターンを以つて
得られるとしても所要のパターンを以つて高精度で得ら
れるものである。又半導体基板１内に半導体領域９を形
成する熱処理時の時間を制御することにより、半導体領
域９を所要の不純物濃度を以つて形成することが出来る
と共に、半導体領域９の不純物濃度を十分大なるものと
し得るものである。更に半導体領域９を形成する熱処理
が銀ドープ非晶質カルコゲナィド領域７を耐熱性層８に
て覆った状態でなされるので、銀ドープ非晶質カルコゲ
ナイド領域７よりセレンが不必要に外部に飛散すること
がないので、効果的に半導体領域９を形成することが出
来ると共に、不必要に外部より半導体基板１内に不必要
な不純物が導入される擢れも有しないものである。尚更
に半導体基板１上に無機フオトレジスト材層５を形成し
、次にその無機フオトレジスト材層５に対する所望パタ
ーンでの露光処理、続く現像処理をなして銀ドープ非晶
質カルコゲナィド領域７を形成し、次に半導体基板１上
に銀ドープ非晶質カルコゲナィド領域７を覆って耐熱性
層８を形成し、然る后熱処理をなす丈けという簡易な工
程で、半導体基板１に所要の不純物の導入された半導体
領域９を形成することが出来るものである等大なる特徴
を有するものである。尚上述に於ては本発明による半導
体装置の製法につき１つの実施例を述べたに留り、本発
明の精神を脱することなしに種々の変型変更をなし得る
であろう。
上に形成された無機フオトレジスト材層５に対する光又
は加速粒子線による所望パターンでの露光処理及びこれ
に続く現像処理にて得られ、而してこの場合の露光処理
に於ける所望パターンが光又は加速粒子線による所望パ
ターンであることにより、その所要パターンが高精度で
得られ、又露光処理后に於ける無機フオトレジスト材層
５の銀ドープ非晶質カルコゲナィド領域７とそれ以外の
領域との間には、無機フオトレジスト材層５が非晶質カ
ルコゲナィド層３とその上に形成された銀又は銀を含む
層４であることにより、格段的に大なる化学的耐蝕性の
差が得られているので、現像処理后に得られる銀ドープ
非晶資力ルコゲナィド領域７が、露光処理に於ける所望
パターンに応じた所要パターンを以つて高精度で得られ
、一方半導体領域９が上述せる如く銀ドープ非晶質カル
コゲナィド領域７よりその主成分たるセレン導入せしめ
て得られるので、半導体領域９が、銀ドープ非晶質カル
コゲナイド領域７に比し１周り大なるパターンを以つて
得られるとしても所要のパターンを以つて高精度で得ら
れるものである。又半導体基板１内に半導体領域９を形
成する熱処理時の時間を制御することにより、半導体領
域９を所要の不純物濃度を以つて形成することが出来る
と共に、半導体領域９の不純物濃度を十分大なるものと
し得るものである。更に半導体領域９を形成する熱処理
が銀ドープ非晶質カルコゲナィド領域７を耐熱性層８に
て覆った状態でなされるので、銀ドープ非晶質カルコゲ
ナイド領域７よりセレンが不必要に外部に飛散すること
がないので、効果的に半導体領域９を形成することが出
来ると共に、不必要に外部より半導体基板１内に不必要
な不純物が導入される擢れも有しないものである。尚更
に半導体基板１上に無機フオトレジスト材層５を形成し
、次にその無機フオトレジスト材層５に対する所望パタ
ーンでの露光処理、続く現像処理をなして銀ドープ非晶
質カルコゲナィド領域７を形成し、次に半導体基板１上
に銀ドープ非晶質カルコゲナィド領域７を覆って耐熱性
層８を形成し、然る后熱処理をなす丈けという簡易な工
程で、半導体基板１に所要の不純物の導入された半導体
領域９を形成することが出来るものである等大なる特徴
を有するものである。尚上述に於ては本発明による半導
体装置の製法につき１つの実施例を述べたに留り、本発
明の精神を脱することなしに種々の変型変更をなし得る
であろう。
第１図〜第１２図は本発明による半導体装置の製法の実
施例を示す順次の工程に於ける略線的断面図である。 図中１‘まｍ−Ｖ族化合物でなる半導体基板、２は主面
、３は非晶質カルコゲナィド層、４は銀又は銀を含む層
、５は無機フオトレジスト材層、６は光又は加速粒子線
、７は銀ドープ非晶質カルコゲナィド領域、８は耐熱性
層、９は半導体領域、１０及び１０′は窓、１１及び１
１′は絶縁層、１２及び１２′は電極乃至配線層を夫々
示す。 第１図第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 第１２図
施例を示す順次の工程に於ける略線的断面図である。 図中１‘まｍ−Ｖ族化合物でなる半導体基板、２は主面
、３は非晶質カルコゲナィド層、４は銀又は銀を含む層
、５は無機フオトレジスト材層、６は光又は加速粒子線
、７は銀ドープ非晶質カルコゲナィド領域、８は耐熱性
層、９は半導体領域、１０及び１０′は窓、１１及び１
１′は絶縁層、１２及び１２′は電極乃至配線層を夫々
示す。 第１図第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 第１２図
Claims (1)
- １ III−V族化合物でなる半導体基板上に、セレンを主
成分とせる非晶質カルコゲナイド層と該非晶質カルコゲ
ナイド層上に形成された銀でなる又は銀を含む層との積
層体でなる無機フオトレジスト材層を形成する工程と、
該無機フオトレジスト材層に対する光又は加速粒子線
による所望パターンでの露光処理により、上記無機フオ
トレジスト材層に銀のドープされた銀ドープ非晶質カル
コゲナイド領域を形成する工程と、 該銀ドープ非晶質
カルコゲナイド領域の形成された無機フオトレジスト材
層に対する現像処理により当該無機フオトレジスト材層
の上記銀ドープ非晶質カルコゲナイド領域以外の領域を
上記半導体基板上より除去する工程と、 上記半導体基
板上に上記銀ドープ非晶質カルコゲナイド領域を覆つて
耐熱性層を形成する工程と、 熱処理により上記半導体
基板内に上記銀ドープ非晶質カルコゲナイド領域よりそ
の主成分たるセレンを不純物として導入せしめて上記半
導体基板内にセレンによる不純物の導入された半導体領
域を形成する工程とを含む事を特徴とする半導体装置の
製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55030173A JPS6024580B2 (ja) | 1980-03-10 | 1980-03-10 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55030173A JPS6024580B2 (ja) | 1980-03-10 | 1980-03-10 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56126916A JPS56126916A (en) | 1981-10-05 |
| JPS6024580B2 true JPS6024580B2 (ja) | 1985-06-13 |
Family
ID=12296352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55030173A Expired JPS6024580B2 (ja) | 1980-03-10 | 1980-03-10 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024580B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1980
- 1980-03-10 JP JP55030173A patent/JPS6024580B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE4139159A1 (de) * | 1990-11-28 | 1992-06-04 | Mitsubishi Electric Corp | Verfahren zum diffundieren von n-stoerstellen in aiii-bv-verbindungshalbleiter |
Also Published As
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|---|---|
| JPS56126916A (en) | 1981-10-05 |
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