JPS5896732A - イオン注入方法 - Google Patents
イオン注入方法Info
- Publication number
- JPS5896732A JPS5896732A JP56195214A JP19521481A JPS5896732A JP S5896732 A JPS5896732 A JP S5896732A JP 56195214 A JP56195214 A JP 56195214A JP 19521481 A JP19521481 A JP 19521481A JP S5896732 A JPS5896732 A JP S5896732A
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- Japan
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- film
- ion implantation
- substrate
- dose rate
- mask
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、たとえば、半導体へのイオン注入方法におけ
るイオン注入遮蔽膜に関し、とりわけ、高電流密度イオ
ン注入時に発生するイオンビームによるチャージ・アッ
プを防止した、イオン注入遮蔽マスクを用いたイオン注
入方法に関するものである。
るイオン注入遮蔽膜に関し、とりわけ、高電流密度イオ
ン注入時に発生するイオンビームによるチャージ・アッ
プを防止した、イオン注入遮蔽マスクを用いたイオン注
入方法に関するものである。
従来、半導体に選択的に不純物を導入する方法として、
半導体基板の表面に酸化膜・望化膜・金属薄膜・フォト
レジスト膜を全面に形成し、フィトリフグラフィー法を
用いて選択的に窓を形成した薄膜を遮蔽マスクとしてイ
オン注入を行う方法が広く用いられている。しかし高電
流密度（ドーズレート）のイオン注入を行うと、遮蔽マ
スクに絶縁物を使用した場合、注入イオンにより電荷が
チャージアンプして遮蔽に使用しているマスクあるいは
半導体基板表面の絶縁膜峠破壊される現象が発生する。
半導体基板の表面に酸化膜・望化膜・金属薄膜・フォト
レジスト膜を全面に形成し、フィトリフグラフィー法を
用いて選択的に窓を形成した薄膜を遮蔽マスクとしてイ
オン注入を行う方法が広く用いられている。しかし高電
流密度（ドーズレート）のイオン注入を行うと、遮蔽マ
スクに絶縁物を使用した場合、注入イオンにより電荷が
チャージアンプして遮蔽に使用しているマスクあるいは
半導体基板表面の絶縁膜峠破壊される現象が発生する。
例えば第１図に示すように、ｎ型シリコン基板１．ｐ型
領域２．フィールド酸化膜（ＳｉＯ） ３． ゲルト
酸化膜（Ｓ ｉＯ２） ４および多結晶シリコン層６を
有する半導体によりＣ−ＭＯ８ＬＳＩの製造工程のソー
ス・ドレインをイオン注入法で形成する場合、遮蔽マス
クとしてフォトレジスト６を用いると、たとえば、ドー
ズレ）３Ｘｌ（）”３個／ｃｒｌ・秒８度以上では、上
記イオン注入の際の遮蔽マスクのチャージアップにより
、ゲート酸化膜４が破壊を起す。一方第２図に示すのは
遮蔽マスクとしてアルミニウム７を用いた場合で、高ド
ーズレートで注入した場合、ゲート酸化膜の破壊は起ら
ないが、アルミニウム７とその下の半導体基板のフィー
ルド酸化膜３あるいは半導体１とがアロイを形成する不
都合を生じる。
領域２．フィールド酸化膜（ＳｉＯ） ３． ゲルト
酸化膜（Ｓ ｉＯ２） ４および多結晶シリコン層６を
有する半導体によりＣ−ＭＯ８ＬＳＩの製造工程のソー
ス・ドレインをイオン注入法で形成する場合、遮蔽マス
クとしてフォトレジスト６を用いると、たとえば、ドー
ズレ）３Ｘｌ（）”３個／ｃｒｌ・秒８度以上では、上
記イオン注入の際の遮蔽マスクのチャージアップにより
、ゲート酸化膜４が破壊を起す。一方第２図に示すのは
遮蔽マスクとしてアルミニウム７を用いた場合で、高ド
ーズレートで注入した場合、ゲート酸化膜の破壊は起ら
ないが、アルミニウム７とその下の半導体基板のフィー
ルド酸化膜３あるいは半導体１とがアロイを形成する不
都合を生じる。
本発明は、遮蔽マスクとして絶縁膜の上に導体の膜を形
成し、高ドーズレートのイオン注入に対してイオンのチ
ャージアンプを防止し、かつ基板の温度が上昇しても遮
蔽膜は他の酸化膜あるいは基板と反応層を形成しないイ
オン注入方法を提案するものである。
成し、高ドーズレートのイオン注入に対してイオンのチ
ャージアンプを防止し、かつ基板の温度が上昇しても遮
蔽膜は他の酸化膜あるいは基板と反応層を形成しないイ
オン注入方法を提案するものである。
以下本発明の一実施例として、シリコン基板を使ってＣ
−ＩＶＩＵ Ｓ Ｌ Ｓ Ｉを製造する工程でソースド
レインを形成するためのイオン注入方法を第３図〜第８
図の工程断面図により説明する。
−ＩＶＩＵ Ｓ Ｌ Ｓ Ｉを製造する工程でソースド
レインを形成するためのイオン注入方法を第３図〜第８
図の工程断面図により説明する。
第３図は、ｎ型単結晶シリコン基板１にｐ型のウェル領
域２を形成し、表面には約０．６μｍのフィールド酸化
膜３と約０．１μｍのゲート酸化膜４が形成されている
。さらにゲート酸化膜４の上には、ゲート！極となるポ
リシリコン膜５が形成されている。第４図はｐ−チャ洋
ル・トランジスタのソースドレインを形成するため、本
発明の方法による遮蔽マスクを形成した図である。
域２を形成し、表面には約０．６μｍのフィールド酸化
膜３と約０．１μｍのゲート酸化膜４が形成されている
。さらにゲート酸化膜４の上には、ゲート！極となるポ
リシリコン膜５が形成されている。第４図はｐ−チャ洋
ル・トランジスタのソースドレインを形成するため、本
発明の方法による遮蔽マスクを形成した図である。
この遮蔽マスク形成法をのべると、まず第３図の工程を
径た基板全面に７オトレジスト６を約１μの厚さ塗布す
る。１６０℃３０分のボストベークを行った後、全面に
アルミニウム（八ｔ）７を約１μの厚さに真空蒸着法で
形成する。次に上記Ａｔ膜７の上に、フォトレジスト膜
（不図示）を１μｍの厚さ塗布し、フォトマスクを使用
して露光を行い、現象によりパターニングを行う。上部
のフォトレジストの、ポストベークを行った後、上部の
７オトレジストをマスクとして、Ａ７膜のエツチングを
行う。Ａｚ膜のエツチングは例えばＣＣ４４ガスを反応
ガスとするプラズマエツチング法により実施する。次に
０２プラズマエツチング法により、上部の７オトレジス
トと、八を膜７開ロ部の下部の７オトレジスト膜６を除
去する。この方法により第４図に示す遮蔽マスクは形成
される。なおこの工程で一部遮蔽マスクのＡｔ膜６とシ
リコン基板１（例えばスクライブライン部の）とを接続
する場合は、第４図に示すように最初の７オトレジスト
を塗布した後、フォトマスクを使用してパターニングを
行い接続する部分の７オトレジストを除去した後、Ａ７
膜６を蒸着すれば。
径た基板全面に７オトレジスト６を約１μの厚さ塗布す
る。１６０℃３０分のボストベークを行った後、全面に
アルミニウム（八ｔ）７を約１μの厚さに真空蒸着法で
形成する。次に上記Ａｔ膜７の上に、フォトレジスト膜
（不図示）を１μｍの厚さ塗布し、フォトマスクを使用
して露光を行い、現象によりパターニングを行う。上部
のフォトレジストの、ポストベークを行った後、上部の
７オトレジストをマスクとして、Ａ７膜のエツチングを
行う。Ａｚ膜のエツチングは例えばＣＣ４４ガスを反応
ガスとするプラズマエツチング法により実施する。次に
０２プラズマエツチング法により、上部の７オトレジス
トと、八を膜７開ロ部の下部の７オトレジスト膜６を除
去する。この方法により第４図に示す遮蔽マスクは形成
される。なおこの工程で一部遮蔽マスクのＡｔ膜６とシ
リコン基板１（例えばスクライブライン部の）とを接続
する場合は、第４図に示すように最初の７オトレジスト
を塗布した後、フォトマスクを使用してパターニングを
行い接続する部分の７オトレジストを除去した後、Ａ７
膜６を蒸着すれば。
基板シリコンとＡｔとのコンタクト部８が形成できる０
つづいて第６図に示すように、ボロンイオンを、加速エ
ネルギー５０ＫｅＶ、注入量２×１０１５個／ｃｒｌ、
ドーズレート３×１０ 個／Ｃ銹・秒で注入を行な
い、ソース・ドレインとなるｐ型注入領域９を形成する
。イオン注入後は、Ａｔ膜７を熱燐酸で、また、フォト
レジスト６を発煙硝酸でそれぞれ除去する。
ネルギー５０ＫｅＶ、注入量２×１０１５個／ｃｒｌ、
ドーズレート３×１０ 個／Ｃ銹・秒で注入を行な
い、ソース・ドレインとなるｐ型注入領域９を形成する
。イオン注入後は、Ａｔ膜７を熱燐酸で、また、フォト
レジスト６を発煙硝酸でそれぞれ除去する。
以降、第６図は、前記ｐ型頭域２内にｎチャンネルＭＯ
３）ランジスタ用のソースドレインを形成するため、上
記第４図示のものと同じ方法でイオン注入遮蔽マスクと
して、ホトレジスト１６およびアルミニウム１７０２層
膜を形成した図であり、第７図で燐イオンを加速エネル
ギー１ｏ○ＫｅＶ、注入量２×１ｏ１５個／ｌｒｉ、
ドーズレート３×１ｏ１６個／ ｃｎｆ・秒で注入を
行ない、第８図示のソース・ドレイン用ｎ型注入領域１
０を形成するＯ この後前と同じ方法で遮蔽マスクを除去し、ＣＶ Ｄ
Ｓ １０２膜１１を成長踵コンタクト窓開けを行い、同
窓部に、Ａｔ膜による金属配線１２を行うと第９図に示
すＣ−ＭＯ８ＬＳＩ が完成される。
３）ランジスタ用のソースドレインを形成するため、上
記第４図示のものと同じ方法でイオン注入遮蔽マスクと
して、ホトレジスト１６およびアルミニウム１７０２層
膜を形成した図であり、第７図で燐イオンを加速エネル
ギー１ｏ○ＫｅＶ、注入量２×１ｏ１５個／ｌｒｉ、
ドーズレート３×１ｏ１６個／ ｃｎｆ・秒で注入を
行ない、第８図示のソース・ドレイン用ｎ型注入領域１
０を形成するＯ この後前と同じ方法で遮蔽マスクを除去し、ＣＶ Ｄ
Ｓ １０２膜１１を成長踵コンタクト窓開けを行い、同
窓部に、Ａｔ膜による金属配線１２を行うと第９図に示
すＣ−ＭＯ８ＬＳＩ が完成される。
本発明による方法を用いてイオン注入を行った場合のイ
オン注入工程の処理能力は、従来のフォトレジストマス
クを用いた場合に比較し、高ドーズレートが実現できる
ため、２倍〜１０倍と飛躍的に向上した。また金属マス
クとＳ ｉ ０２膜あるいはポリシリコン膜との間には
フォトレジスト膜６が介在するため成長せず、不都合を
生じない結果を得た。
オン注入工程の処理能力は、従来のフォトレジストマス
クを用いた場合に比較し、高ドーズレートが実現できる
ため、２倍〜１０倍と飛躍的に向上した。また金属マス
クとＳ ｉ ０２膜あるいはポリシリコン膜との間には
フォトレジスト膜６が介在するため成長せず、不都合を
生じない結果を得た。
ここで応用例で説明した遮蔽膜の上の層はＡｚ膜のかわ
りに他の金属膜あるいは導電性のポリシリコン膜等の導
電性膜であればよい。また下の層はフォトレジスト膜、
窒化膜、酸化膜でも良い。
りに他の金属膜あるいは導電性のポリシリコン膜等の導
電性膜であればよい。また下の層はフォトレジスト膜、
窒化膜、酸化膜でも良い。
さらに、基板は他の半導体基板あるいは金属のような導
体であってもよい。丑だイオン注入装置によっては遮蔽
マスクの上部より、アース側と接触できない場合もあり
、この場合は、遮蔽マスク基板との接続領域を設け、基
板例よりアースを取る方法を実施すれば良い。
体であってもよい。丑だイオン注入装置によっては遮蔽
マスクの上部より、アース側と接触できない場合もあり
、この場合は、遮蔽マスク基板との接続領域を設け、基
板例よりアースを取る方法を実施すれば良い。
以上のように、本発明は半導体装置等の製造におけるイ
オン注入に犬きく寄与するものである。
オン注入に犬きく寄与するものである。
第１図、第２図は従来法によるイオン注入方法の工程図
、第３図〜第８図に本発明の一実施例によるイオン注入
方法を示す工程断面略図である。 １・・・−・ｎ型シリコン基板、２・・・・・ｐ型領域
、４・・・・・ゲート５１０２膜、６・・・・・・ゲー
トポリシリコン電極、６，１６ ・・・・・フォトレジ
スト膜、１７・・・・・Ａｔ膜、９・・・・・ソースド
レイン領域（ｐ 型）、１０・・・・・ソースドレイン
領域（ｎ型）。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第３図 第４図 第５図 ｔ 第６図 第７図 ２士 第８図 ｆＯｑ ″
、第３図〜第８図に本発明の一実施例によるイオン注入
方法を示す工程断面略図である。 １・・・−・ｎ型シリコン基板、２・・・・・ｐ型領域
、４・・・・・ゲート５１０２膜、６・・・・・・ゲー
トポリシリコン電極、６，１６ ・・・・・フォトレジ
スト膜、１７・・・・・Ａｔ膜、９・・・・・ソースド
レイン領域（ｐ 型）、１０・・・・・ソースドレイン
領域（ｎ型）。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第３図 第４図 第５図 ｔ 第６図 第７図 ２士 第８図 ｆＯｑ ″
Claims (2)
- （１）導体あるいは半導体の基板表面に、絶縁物および
導体の２層膜を全面に設け、この２層膜を選択的に除去
して残された前記２層膜をイオン注入の遮蔽マスクとし
て、前記基板に選択的に不純物を注入することを特徴と
するイオン注入方法。 - （２）２層膜がホトレジスト膜およびアルミニウム膜よ
りなることを特徴とする特許請求の範囲第１項記載のイ
オン注入方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195214A JPS5896732A (ja) | 1981-12-03 | 1981-12-03 | イオン注入方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195214A JPS5896732A (ja) | 1981-12-03 | 1981-12-03 | イオン注入方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896732A true JPS5896732A (ja) | 1983-06-08 |
| JPH0258771B2 JPH0258771B2 (ja) | 1990-12-10 |
Family
ID=16337354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56195214A Granted JPS5896732A (ja) | 1981-12-03 | 1981-12-03 | イオン注入方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896732A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075240A (en) * | 1989-04-19 | 1991-12-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device manufactured by using conductive ion implantation mask |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0491298A (ja) * | 1990-07-31 | 1992-03-24 | Niigata Eng Co Ltd | コピー用紙の再生方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335374A (en) * | 1976-09-13 | 1978-04-01 | Nec Corp | Production of semiconductor device |
-
1981
- 1981-12-03 JP JP56195214A patent/JPS5896732A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335374A (en) * | 1976-09-13 | 1978-04-01 | Nec Corp | Production of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075240A (en) * | 1989-04-19 | 1991-12-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device manufactured by using conductive ion implantation mask |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0258771B2 (ja) | 1990-12-10 |
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