JPS60246455A - インタフエ−スのバツクアツプシステム - Google Patents
インタフエ−スのバツクアツプシステムInfo
- Publication number
- JPS60246455A JPS60246455A JP59103392A JP10339284A JPS60246455A JP S60246455 A JPS60246455 A JP S60246455A JP 59103392 A JP59103392 A JP 59103392A JP 10339284 A JP10339284 A JP 10339284A JP S60246455 A JPS60246455 A JP S60246455A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output interface
- interface unit
- unit
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、インタフェースのバンクアンプシステムに
関するものであって、複数の入力又は出力インタフェー
スユニットを有する入力又は出力インタフェースにおい
て、予備の入力又は出力インタフェースユニットが最低
1つで済み、異常等が発生した常用の入力又は出力イン
タフェースユニットに対して予備の入力又は出力インタ
フェースユニットへの切り横え処理が容易なインタフェ
ースのバンクアップシステムに関するものである。
関するものであって、複数の入力又は出力インタフェー
スユニットを有する入力又は出力インタフェースにおい
て、予備の入力又は出力インタフェースユニットが最低
1つで済み、異常等が発生した常用の入力又は出力イン
タフェースユニットに対して予備の入力又は出力インタ
フェースユニットへの切り横え処理が容易なインタフェ
ースのバンクアップシステムに関するものである。
この種の切換え方式としては、例えば第5図に示すよう
なプロセス制御を行う計算機システムを挙げることがで
きる。
なプロセス制御を行う計算機システムを挙げることがで
きる。
第5図において、処理装置(CPU)1は、各種の対象
プbセスとの間で入出力制御を行うものであって、この
処理装置1と各種の制御対象プロセスとの間に、その制
御対象プロセスに応じた複数、例えばN個の入力又は出
力インタフェースユニット2a、2b、・・・、2nを
有するインタフェース2が接続されている。
プbセスとの間で入出力制御を行うものであって、この
処理装置1と各種の制御対象プロセスとの間に、その制
御対象プロセスに応じた複数、例えばN個の入力又は出
力インタフェースユニット2a、2b、・・・、2nを
有するインタフェース2が接続されている。
ここで、各インタフェースユニット2a、2b。
・・・、2nは、制御プロセスに応して一枚の基板の形
でユニット化されているものであり、処理装置1は、対
応するそれぞれのインタフェースユニット2a、2b、
・・・、2nを介して外部の対応するプロセスと所定の
データの交換を行い、所定の制御をする。そして異常と
か故障とかに対処するために、N個のインタフェースユ
ニット2a。
でユニット化されているものであり、処理装置1は、対
応するそれぞれのインタフェースユニット2a、2b、
・・・、2nを介して外部の対応するプロセスと所定の
データの交換を行い、所定の制御をする。そして異常と
か故障とかに対処するために、N個のインタフェースユ
ニット2a。
2b、・・・、2nを常用の入出力インタフェースユニ
ットとし、これに対して、そのバソクア・ノブとして、
N個の予備の入力又は出力インタフェースユニット3a
、3b、・・・、3nを有する予備の入力又は出力イン
タフェース3が常用のインタフェース2に対応した形態
で冗長化された状態で設けられている。
ットとし、これに対して、そのバソクア・ノブとして、
N個の予備の入力又は出力インタフェースユニット3a
、3b、・・・、3nを有する予備の入力又は出力イン
タフェース3が常用のインタフェース2に対応した形態
で冗長化された状態で設けられている。
ここに、常用側の入力又は出力インタフェースユニット
2a、2b、・・・、2nの1つに異常等が発生したと
きに、これに対応する予備側の人力又は出力インタフェ
ースユニット3a、3b。
2a、2b、・・・、2nの1つに異常等が発生したと
きに、これに対応する予備側の人力又は出力インタフェ
ースユニット3a、3b。
・・・、3nのうちの対応する1つが常用の入力又は出
力インタフェースユニットとして切り換えられて使用さ
れるものである。
力インタフェースユニットとして切り換えられて使用さ
れるものである。
したがって、常用の入力又は出力インタフェースユニッ
ト2a、2b、・・・、2nとこれに対応する予備の入
力又は出力インタフェースユニツ)3a、3b、・・・
、3nとは同様の構成を持つものである。
ト2a、2b、・・・、2nとこれに対応する予備の入
力又は出力インタフェースユニツ)3a、3b、・・・
、3nとは同様の構成を持つものである。
このような常用、予備の切り換えを行うために、切り換
え操作部4と接続切り換え装置5とが設けられていて、
各インタフェースユニットの一端は、この切り換え装置
を介して端子i6の対応するプロセスの端子に接続され
る。
え操作部4と接続切り換え装置5とが設けられていて、
各インタフェースユニットの一端は、この切り換え装置
を介して端子i6の対応するプロセスの端子に接続され
る。
ここで、接続切り換え装置5には、各常用から予備へそ
れぞれ対応して切り換えるためのN個の切り換え回路が
設けられている。
れぞれ対応して切り換えるためのN個の切り換え回路が
設けられている。
−1、切り換え操作部4には、前記N個の切り倹え回路
に対応して、これらをそれぞれ作動するN個のスイッチ
が設けられ、これらのスイッチのうちの対応するものの
投入により予備側の入力又は出力インタフェースユニッ
トへの切り換えがなされる。
に対応して、これらをそれぞれ作動するN個のスイッチ
が設けられ、これらのスイッチのうちの対応するものの
投入により予備側の入力又は出力インタフェースユニッ
トへの切り換えがなされる。
また、このとき、切り換え操作に対応して、切り換え指
令信号を切り換え操作部4から入力して、対応する予備
側の入力又は出力インタフェースユニットの所定の制御
線を介して、処理装置1側に切り換え指令信号を送出し
、処理装置1側に通知する。
令信号を切り換え操作部4から入力して、対応する予備
側の入力又は出力インタフェースユニットの所定の制御
線を介して、処理装置1側に切り換え指令信号を送出し
、処理装置1側に通知する。
このような通知を受けた処理装置1は、以後、切り換え
られた予備側の入力又は出力インタフェースユニットを
常用ユニットとして認識し、その後の処理を行うもので
ある。
られた予備側の入力又は出力インタフェースユニットを
常用ユニットとして認識し、その後の処理を行うもので
ある。
しかしながら、このような従来の入力又は出力インタフ
ェースのバンクアンプシステムでは、制御対象となるプ
ロセスの内容とは別に、−律に、常用系と予備系とを同
じ数だけ設置する必要があり、さらには、切り換え操作
部4や接続切り棲え装置5には、各ユニット数に対応し
たスイッチと切り換え回路等を設けなければならない関
係から装置全体が大型化して、その接続関係も複雑とな
り、コスト高となるという問題点がある。
ェースのバンクアンプシステムでは、制御対象となるプ
ロセスの内容とは別に、−律に、常用系と予備系とを同
じ数だけ設置する必要があり、さらには、切り換え操作
部4や接続切り棲え装置5には、各ユニット数に対応し
たスイッチと切り換え回路等を設けなければならない関
係から装置全体が大型化して、その接続関係も複雑とな
り、コスト高となるという問題点がある。
また、処理装置側でも、接続される予備側のユニット数
に対応して、その切り換え処理と管理に対する負荷が大
きなものとなる欠点がある。
に対応して、その切り換え処理と管理に対する負荷が大
きなものとなる欠点がある。
この発明は、このような従来技術の問題点乃至欠点にか
んがみてなされたものであって、このような問題点乃至
欠点を解決するとともに、操作性がよく、信頼性の高い
インタフェースのバンクアンプシステムを提供すること
を目的とする。
んがみてなされたものであって、このような問題点乃至
欠点を解決するとともに、操作性がよく、信頼性の高い
インタフェースのバンクアンプシステムを提供すること
を目的とする。
前記の問題点等を解決し、上記目的を達成するためのこ
の発明の手段は、処理装置と、M個(ただし、Mは2以
上の整数)の常用の入力又は出力インタフェースユニッ
トと、少なくとも1つの予備の入力又は出力インタフェ
ースユニットと、所定の選択信号に応じてこれら常用の
入力又は出力インタフェースユニットのうちの選択信号
に対応する入力又は出力インタフェースユニットと予備
の入力又は出力インタフェースユニットとを切り喚えて
接続する接続回路を有する接続切り換え装置と、常用の
入力又は出力インタフェースユニットのうちの任意の1
つに対応して所定の選択信号を発生する選択信号発生装
置とを備えていて、接続切り換え装置は、選択信号に応
じて接続切り換えしたときに、切り換え回路の接続状態
を示すステータス信号を処理装置に送出し、処理装置で
は、 ′このステータス信号に応じて選択信号に対応す
る常用の入力又は出力インタフェースユニットに代えて
予備の入力又は出力インタフェースユニットをその常用
人力又は出力インタフェースユニットとして処理をする
というものである。
の発明の手段は、処理装置と、M個(ただし、Mは2以
上の整数)の常用の入力又は出力インタフェースユニッ
トと、少なくとも1つの予備の入力又は出力インタフェ
ースユニットと、所定の選択信号に応じてこれら常用の
入力又は出力インタフェースユニットのうちの選択信号
に対応する入力又は出力インタフェースユニットと予備
の入力又は出力インタフェースユニットとを切り喚えて
接続する接続回路を有する接続切り換え装置と、常用の
入力又は出力インタフェースユニットのうちの任意の1
つに対応して所定の選択信号を発生する選択信号発生装
置とを備えていて、接続切り換え装置は、選択信号に応
じて接続切り換えしたときに、切り換え回路の接続状態
を示すステータス信号を処理装置に送出し、処理装置で
は、 ′このステータス信号に応じて選択信号に対応す
る常用の入力又は出力インタフェースユニットに代えて
予備の入力又は出力インタフェースユニットをその常用
人力又は出力インタフェースユニットとして処理をする
というものである。
このようにすることにより、入力又は出力インタフェー
スに常用の入力又は出力インタフェースユニットを複数
と、予備の入力又は出力インタフェースユニットを常用
の各入力又は出力インタフェースユニットに共用させて
、少なくとも1つ設けることにより、そのバンクアンプ
をすることができ、その回路構成が単純化できるととも
に、ステータス信号により接続状態の切り換え管理をす
ることができる。そこで処理装置側の切り換え処理が簡
単となり、確実に切り検え制御がなされるものである。
スに常用の入力又は出力インタフェースユニットを複数
と、予備の入力又は出力インタフェースユニットを常用
の各入力又は出力インタフェースユニットに共用させて
、少なくとも1つ設けることにより、そのバンクアンプ
をすることができ、その回路構成が単純化できるととも
に、ステータス信号により接続状態の切り換え管理をす
ることができる。そこで処理装置側の切り換え処理が簡
単となり、確実に切り検え制御がなされるものである。
その結果、予備の入力又は出力インタフェースユニット
の数を低減できることも含めて、操作性と信頼性の向上
を図ることができ、さらにコストの低減を図ることがで
きるものである。
の数を低減できることも含めて、操作性と信頼性の向上
を図ることができ、さらにコストの低減を図ることがで
きるものである。
〔実N N)
以下、この発明の一実施例について図面に従って説明す
る。
る。
第1図は、インタフェースのバンクアンプシステムを適
用した一実施例である計算機制御システムのブロック図
であり、第2図は、その処理装置側の切り換え処理の手
順を示す流れ図である。なお、第5図に示すものと同一
のものは、同一の符号で示す。
用した一実施例である計算機制御システムのブロック図
であり、第2図は、その処理装置側の切り換え処理の手
順を示す流れ図である。なお、第5図に示すものと同一
のものは、同一の符号で示す。
第1図において、10は、処理装置であり、2゜ば、入
出力インタフェースである。入出力インクフェース20
の内部には、M(11の常用の入出力インタフェースユ
ニット20a、20b、・・・。
出力インタフェースである。入出力インクフェース20
の内部には、M(11の常用の入出力インタフェースユ
ニット20a、20b、・・・。
20mと1個の予備の入出力インタフェースユニット2
0sとが設けられている。
0sとが設けられている。
これら常用入出力インタフェースユニット20a、20
b、・・・、20mと予備入出力インタフェースユニソ
)20sは、それぞれが1枚の基板として構成され、接
続切り換え装置21の切り換え回路22で常用、予備の
切り換えが行われる。
b、・・・、20mと予備入出力インタフェースユニソ
)20sは、それぞれが1枚の基板として構成され、接
続切り換え装置21の切り換え回路22で常用、予備の
切り換えが行われる。
ここに、切り撲え回路22は、予備入出力インタフ二一
スユニット20sを各常用入出力インタフニー ス:L
ニット20a、20b、・・+、20mに共通に並列
に接続する形態を採るものであって、例えば端子盤6の
各接続端子とこれら常用入出力インタフェースユニット
20a、20b、・・・。
スユニット20sを各常用入出力インタフニー ス:L
ニット20a、20b、・・+、20mに共通に並列
に接続する形態を採るものであって、例えば端子盤6の
各接続端子とこれら常用入出力インタフェースユニット
20a、20b、・・・。
20m及び予備入出力インタフェースユニット20sの
端子とをそれぞれマトリックス状に接続する回路である
。そして、初期状態では、常用入出力インタフェースユ
ニフ)20a、20b、・・・。
端子とをそれぞれマトリックス状に接続する回路である
。そして、初期状態では、常用入出力インタフェースユ
ニフ)20a、20b、・・・。
20mのみが端子盤6の対応端子にマトリックス状続さ
れて、常用側の入出力インタフェースユニットの1つに
故障等が発生すると、マトリックス回路上で並列接続さ
れるようになっている予備側の入出力インタフェースユ
ニソ)205が故障等が発生している常用入出力インタ
フェースユニットに対し、切り換えられて接続される。
れて、常用側の入出力インタフェースユニットの1つに
故障等が発生すると、マトリックス回路上で並列接続さ
れるようになっている予備側の入出力インタフェースユ
ニソ)205が故障等が発生している常用入出力インタ
フェースユニットに対し、切り換えられて接続される。
そしてその常用入出力インタフェースユニットは、マト
リックス接続回路から切り離されるものである。
リックス接続回路から切り離されるものである。
このようなマトリックスの接続切り換え制御は、選択信
号発生装置としての切り換え操作部30からの選択信号
によりなされる。すなわち、各常用入出力インタフェー
スユニットに対応する所定の選択信号を接続切り換え回
路22が受けることにより行われ、マトリックス回路上
で切り換え処理がなされる。
号発生装置としての切り換え操作部30からの選択信号
によりなされる。すなわち、各常用入出力インタフェー
スユニットに対応する所定の選択信号を接続切り換え回
路22が受けることにより行われ、マトリックス回路上
で切り換え処理がなされる。
また、接続切り換え装置21又は切り換え操作部30に
は、ステータス情報発生回路23と割込み信号発生回路
24とが設けられていて、切り換え操作部30からの所
定の制御信号に応じて、接続切り換え回路22の接続状
態を所定のビット構成のステータス情報として発生する
とともに、割込み信号発生回路24において処理装置1
0側の切り換えタイミングを示す割込み信号を発生する
。
は、ステータス情報発生回路23と割込み信号発生回路
24とが設けられていて、切り換え操作部30からの所
定の制御信号に応じて、接続切り換え回路22の接続状
態を所定のビット構成のステータス情報として発生する
とともに、割込み信号発生回路24において処理装置1
0側の切り換えタイミングを示す割込み信号を発生する
。
なお、ステータス情報と割込み信号とは、それぞれ、接
続切り換え装置21から入出力インタフェース装置20
の制御バス202を介して処理装置」0に送出される。
続切り換え装置21から入出力インタフェース装置20
の制御バス202を介して処理装置」0に送出される。
ここで、切り換え操作部30は、各木用入出力インタフ
ェースユニット20a、20b、・・・。
ェースユニット20a、20b、・・・。
20mに対応してこれらを予備の入出力インタフェース
ユニット20sに切り換える選択信号を発生するM個の
切り換えスイッチ30a、30b。
ユニット20sに切り換える選択信号を発生するM個の
切り換えスイッチ30a、30b。
・・・、30mと指令スイッチ302とを有していて、
指令スイッチ30zは、ステータス情報発生回路23と
割込み信号発生回路24とを起動してステータス情報と
割込み信号とを発生させる制御信号となる。
指令スイッチ30zは、ステータス情報発生回路23と
割込み信号発生回路24とを起動してステータス情報と
割込み信号とを発生させる制御信号となる。
ここに、切り換え操作部30において、故障等が発生し
た常用入出力インタフェースユニットに対応する切り換
えスイッチ(30a、30b、・・・、30mの対応す
る1つ)が投入されて、その信号が選択信号として接続
切り換え回路22に入力され、そのマトリックス接続回
路の接続、切り離しの切り換え処理が行われ、予備の入
出力インタフェースユニット20sが故障等を起こした
常用側に入出力インタフェースユニットに置き換えられ
ることになる。
た常用入出力インタフェースユニットに対応する切り換
えスイッチ(30a、30b、・・・、30mの対応す
る1つ)が投入されて、その信号が選択信号として接続
切り換え回路22に入力され、そのマトリックス接続回
路の接続、切り離しの切り換え処理が行われ、予備の入
出力インタフェースユニット20sが故障等を起こした
常用側に入出力インタフェースユニットに置き換えられ
ることになる。
このとき同時に指令スイッチ30zが投入されて、ステ
ータス情報発生回路23と割込み信号発生回路24とが
起動して、割込み信号とステータス情報とを処理装置1
0が受け付けて、割込み処理に入りステータス情報を取
込む。
ータス情報発生回路23と割込み信号発生回路24とが
起動して、割込み信号とステータス情報とを処理装置1
0が受け付けて、割込み処理に入りステータス情報を取
込む。
そこで、これら割込み信号とステータス情報とを受けた
処理装置10の処理の流れを次に第2図に従って説明す
る。
処理装置10の処理の流れを次に第2図に従って説明す
る。
第2図に見るごとく、ステータス情報と割込み信号を受
けて、処理装置10は、割込み処理に入り、ステップ■
で、ステータス情報を取込み、ステップ■で、以前のス
テータス情報と照合して変更が有るかをチェックし、ス
テップ■で、論理アドレスに対応する切り換えられた入
出力管理テーブル上の物理アドレスをその切り換えに対
応して予備の入出力インタフェースユニzt−20sの
物理アドレスに書き換える処理をする。
けて、処理装置10は、割込み処理に入り、ステップ■
で、ステータス情報を取込み、ステップ■で、以前のス
テータス情報と照合して変更が有るかをチェックし、ス
テップ■で、論理アドレスに対応する切り換えられた入
出力管理テーブル上の物理アドレスをその切り換えに対
応して予備の入出力インタフェースユニzt−20sの
物理アドレスに書き換える処理をする。
第3図には、この入出力管理テーブルの具体例の1つを
示す。この入出力管理テーブル40は、入出力インタフ
ェースユニットの各論理アドレスに対応して、各常用入
出力インクフェースユニット20a、20b、20c、
−=、20m及び予備入出力インタフェースユニット2
0sの物理アドレスを記憶したテーブルであって、制御
装置10例のメモリに記憶されている。
示す。この入出力管理テーブル40は、入出力インタフ
ェースユニットの各論理アドレスに対応して、各常用入
出力インクフェースユニット20a、20b、20c、
−=、20m及び予備入出力インタフェースユニット2
0sの物理アドレスを記憶したテーブルであって、制御
装置10例のメモリに記憶されている。
一方、ステータス情報は、例えばステータス情報41と
して示す構成のものであって、処理装置10がこのステ
ータス情報41を受けて、入出力管理テーブル40にお
ける対応するビット位置の物理アドレスを予備の入出力
インタフェースユニットの物理アドレスと書き換えると
ともに、故障した入出力インタフェースユニットの物理
アドレスを故障中のものを記憶する記憶エリア42に記
憶する。
して示す構成のものであって、処理装置10がこのステ
ータス情報41を受けて、入出力管理テーブル40にお
ける対応するビット位置の物理アドレスを予備の入出力
インタフェースユニットの物理アドレスと書き換えると
ともに、故障した入出力インタフェースユニットの物理
アドレスを故障中のものを記憶する記憶エリア42に記
憶する。
ここで、ステータス情報41は、各常用入出力インタ7
エースユニット20a、20b、20c。
エースユニット20a、20b、20c。
・・・、20mと予備入出力インタフェースユニット2
0Sのそれぞれが各ピント位置に対応していて、接続状
態にある場合には、そのビットを“1″としてフラグが
立てられている。そして、接続されていなければ、その
ビットが“O”のままとなる。これを接続切り換え装置
21について言い換えれば、“1”のフラグが立てられ
ているときは、マトリックスの接続がなされていて“O
N”状態であることを示し、それが“0”とされ、フラ
グが立てられていないときには、”OFF”状態を示し
ている。ここで、処理袋W10は、第2図のステップ■
で、以前のものと照合することにより、変更された入出
力インタフェースユニットを知るものである。
0Sのそれぞれが各ピント位置に対応していて、接続状
態にある場合には、そのビットを“1″としてフラグが
立てられている。そして、接続されていなければ、その
ビットが“O”のままとなる。これを接続切り換え装置
21について言い換えれば、“1”のフラグが立てられ
ているときは、マトリックスの接続がなされていて“O
N”状態であることを示し、それが“0”とされ、フラ
グが立てられていないときには、”OFF”状態を示し
ている。ここで、処理袋W10は、第2図のステップ■
で、以前のものと照合することにより、変更された入出
力インタフェースユニットを知るものである。
ところで、処理装置lOでのプロセスに対する入出力処
理では、論理アドレスをキーとして処理し、入出力処理
に当たっては、前記入出力管理テーブル40をサーチし
て、その論理アドレスに対応した物理アドレスにより入
出力処理を行う。したがって、予備入出力インタフェー
スユニット20sに代わっても、処理装置10の各プロ
セスに対する入出力処理には、変更を生じない。
理では、論理アドレスをキーとして処理し、入出力処理
に当たっては、前記入出力管理テーブル40をサーチし
て、その論理アドレスに対応した物理アドレスにより入
出力処理を行う。したがって、予備入出力インタフェー
スユニット20sに代わっても、処理装置10の各プロ
セスに対する入出力処理には、変更を生じない。
以上は、入出力インタフェースに入出力インタフェース
ユニ・ノドを各1枚の基板として設けた例を示している
が、ユニットとしては、1枚の基板という概念に限定さ
れないことはもちろんである。
ユニ・ノドを各1枚の基板として設けた例を示している
が、ユニットとしては、1枚の基板という概念に限定さ
れないことはもちろんである。
例えば入出力インタフェースユニットは、入力インタフ
ェースを一枚の基板とした入力専用のインタフェースユ
ニットと、出力インタフェースを一枚の基板とした出力
専用のインタフェースユニットとを分離して構成しても
よい。
ェースを一枚の基板とした入力専用のインタフェースユ
ニットと、出力インタフェースを一枚の基板とした出力
専用のインタフェースユニットとを分離して構成しても
よい。
第4図は、このような入力インタフェースユニットと出
力インタフェースユニットとが独立している場合の実施
例であって、その切り換え装置の部分の具体例を示すも
のである。
力インタフェースユニットとが独立している場合の実施
例であって、その切り換え装置の部分の具体例を示すも
のである。
50は、接続切り換え装置であり、25は、入出力イン
タフェースであって、Nユニットの常用系の入力インタ
フェースユニット26,26. ・・・に対して、一枚
の予備の入力インタフェースユニット27が設けられて
いて、マトリックス接続口1151を介して、端子盤6
の入力ターミナル6]、61. ・・・へとそれぞれ接
続されている。
タフェースであって、Nユニットの常用系の入力インタ
フェースユニット26,26. ・・・に対して、一枚
の予備の入力インタフェースユニット27が設けられて
いて、マトリックス接続口1151を介して、端子盤6
の入力ターミナル6]、61. ・・・へとそれぞれ接
続されている。
また、Mユニットの常用系の出力インタフェースユニソ
) 28. 28. ・・・に対して、予備の出力イン
タフェースユニット29が設けられていて、マトリック
ス接続回路52を介して、端子盤6の入力ターミナル6
2,62. ・・・へとそれぞれ接続されている。
) 28. 28. ・・・に対して、予備の出力イン
タフェースユニット29が設けられていて、マトリック
ス接続回路52を介して、端子盤6の入力ターミナル6
2,62. ・・・へとそれぞれ接続されている。
ここで、53ば、ステータス情報を発生する回路であっ
て、インタフェース装置側に設けられたデジタル入力バ
ス23aに送出されて処理装置10側に所定の信号が転
送される。
て、インタフェース装置側に設けられたデジタル入力バ
ス23aに送出されて処理装置10側に所定の信号が転
送される。
54は、割込み信号発生回路であって、インタフェース
装置側の割込み入力デバイス24aに接続されて、処理
装置10例の割込み端子に人力されるものである。
装置側の割込み入力デバイス24aに接続されて、処理
装置10例の割込み端子に人力されるものである。
以上説明してきたが、予備入出力インタフェースユニ7
)は、1枚設けているが、常用側のインタフェースが異
なる種類のインタフェースである場合には、これらの種
類に対応して、予備人出力インタフェースユニットは、
その種類に応じたバンクアップをするために、その数分
だけの入出力インタフェースユニットを設けることにな
る。
)は、1枚設けているが、常用側のインタフェースが異
なる種類のインタフェースである場合には、これらの種
類に対応して、予備人出力インタフェースユニットは、
その種類に応じたバンクアップをするために、その数分
だけの入出力インタフェースユニットを設けることにな
る。
そこで、予備入出力インタフェースユニットは、そのバ
ックアップをするインタフェースの種類に対応して設け
られ、その種類が1種類であるときには、1つで済むも
のである。したがって、少なくとも1つ予備の入出力イ
ンタフェースユニットが設けられればよく、従来のよう
に一律に対応して常用の入出力インタフェースユニット
の数だけ設けなくても済むことになる。
ックアップをするインタフェースの種類に対応して設け
られ、その種類が1種類であるときには、1つで済むも
のである。したがって、少なくとも1つ予備の入出力イ
ンタフェースユニットが設けられればよく、従来のよう
に一律に対応して常用の入出力インタフェースユニット
の数だけ設けなくても済むことになる。
また、割込み信号は、ステータス情報の送出により、こ
の信号から発生されるようにすることができるので、必
ずしも独立に発生させる必要がない。
の信号から発生されるようにすることができるので、必
ずしも独立に発生させる必要がない。
以上説明から理解できるように、この発明は、処理装置
と、M個(ただし、Mは2以上の整数)の常用の入力又
は出力インタフェースユニットと、少なくとも1つの予
備の入力又は出力インタフェースユニットと、所定の選
択信号に応じてこれら常用の入力又は出力インタフェー
スユニットのうちの選択信号に対応する入力又は出力イ
ンタフェースユニットと予備の入力又は出力インタフェ
ースユニットとを切り換えて接続する接続回路を有する
接続切り換え装置と、常用の入力又は出力インタフェー
スユニットのうちの任意の1つに対応して所定の選択信
号を発生する選択信号発生装置とを備えていて、接続切
り換え装置は、選択信号に応じて接続切り換えしたとき
に、切り換え回路の接続状態を示すステータス信号を処
理装置に送出し、処理装置では、このステータス信号に
応じて選択信号に対応する常用の人力又は出力インクフ
ェースユニットに代えて予備の入力又は出力インタフェ
ースユニットをその常用入力又は出力インタフェースユ
ニットとして処理をするようにしているので、予備入力
又は出力インタフェースユニットを常用の各入力又は出
力インタフェースユニ、7トに対して共通化させること
ができる。
と、M個(ただし、Mは2以上の整数)の常用の入力又
は出力インタフェースユニットと、少なくとも1つの予
備の入力又は出力インタフェースユニットと、所定の選
択信号に応じてこれら常用の入力又は出力インタフェー
スユニットのうちの選択信号に対応する入力又は出力イ
ンタフェースユニットと予備の入力又は出力インタフェ
ースユニットとを切り換えて接続する接続回路を有する
接続切り換え装置と、常用の入力又は出力インタフェー
スユニットのうちの任意の1つに対応して所定の選択信
号を発生する選択信号発生装置とを備えていて、接続切
り換え装置は、選択信号に応じて接続切り換えしたとき
に、切り換え回路の接続状態を示すステータス信号を処
理装置に送出し、処理装置では、このステータス信号に
応じて選択信号に対応する常用の人力又は出力インクフ
ェースユニットに代えて予備の入力又は出力インタフェ
ースユニットをその常用入力又は出力インタフェースユ
ニットとして処理をするようにしているので、予備入力
又は出力インタフェースユニットを常用の各入力又は出
力インタフェースユニ、7トに対して共通化させること
ができる。
その結果、その回路構成が単純化できるとともに、ステ
ータスにより接続状態の切り換え管理をすることにより
、確実に切り換えインタフェースがなされる。しかも、
予備入力又は出力インタフェースユニ7)の数を低減で
き、操作性と信頼性の向上とコストの低減を図ることが
できる。
ータスにより接続状態の切り換え管理をすることにより
、確実に切り換えインタフェースがなされる。しかも、
予備入力又は出力インタフェースユニ7)の数を低減で
き、操作性と信頼性の向上とコストの低減を図ることが
できる。
第1図は、この発明の入力又は出力インタフェース装置
のバックアップシステムを適用した一実施例の計算機制
御システムのブロック図、第2図は、その処理装置側の
切り換え処理の流れを示す流れ図、第3図は、第1図の
実施例におけるステータス情報の構成と入出力処理の管
理テーブルの具体的な説明図、第4図は、この発明の入
力又は出力インタフェース装置のバンクアンプシステム
を通用した他の実施例における切り換え装置の説明図、
第5図は、従来の入力又は出力インタフェース装置のバ
ンクアップシステムを適用した一実施例の計算機制御シ
ステムのブロック図である。 1.10− 処理装置、6 ・・端子盤。 20.25 − 人出力インタフェース、 −20a
、20 b 、20 m −常用入出力インタフェース
ユニット、20S 予備人出力インタフェースユニット
、2oz −制御線。 21、 50 − 切り換え装置、22 ・一切り換え
回路、23 ・−ステータス情報発生回路。 24− 割込み信号発生回路、30− 切り換え操作部
、30a、30b、30m−切り換えスイッチ、3oz
・−指令スイッチ。 特許出願人 富士電機製造株式会社 冨士フ1コム制御株式会社 代理人 弁理士 森 哲也 弁理士 内部 嘉昭 弁理士 清水 正 弁理士 提出 信是 第1図 昭和59年 5月29日 特許庁長官 若杉和夫殿 2 発明の名称 インタフェースのバンクアンプシステム3 補正をする
者 事件との関係 特許出願人 名称 富士電機製造株式会社 富士ファコム制御株式会社 4 代理人 住所 東京都千代田区丸の内−丁目4番2号東銀ビルヂ
ング9階 917区 5 補正の対象 明細書の発明の詳細な説明の欄 6 補正の内容 明細書の第7ページ、第10行目の「〔発明が解決しよ
うとする問題点〕」を「〔問題点を解決するための手段
〕」と訂正する。 以上
のバックアップシステムを適用した一実施例の計算機制
御システムのブロック図、第2図は、その処理装置側の
切り換え処理の流れを示す流れ図、第3図は、第1図の
実施例におけるステータス情報の構成と入出力処理の管
理テーブルの具体的な説明図、第4図は、この発明の入
力又は出力インタフェース装置のバンクアンプシステム
を通用した他の実施例における切り換え装置の説明図、
第5図は、従来の入力又は出力インタフェース装置のバ
ンクアップシステムを適用した一実施例の計算機制御シ
ステムのブロック図である。 1.10− 処理装置、6 ・・端子盤。 20.25 − 人出力インタフェース、 −20a
、20 b 、20 m −常用入出力インタフェース
ユニット、20S 予備人出力インタフェースユニット
、2oz −制御線。 21、 50 − 切り換え装置、22 ・一切り換え
回路、23 ・−ステータス情報発生回路。 24− 割込み信号発生回路、30− 切り換え操作部
、30a、30b、30m−切り換えスイッチ、3oz
・−指令スイッチ。 特許出願人 富士電機製造株式会社 冨士フ1コム制御株式会社 代理人 弁理士 森 哲也 弁理士 内部 嘉昭 弁理士 清水 正 弁理士 提出 信是 第1図 昭和59年 5月29日 特許庁長官 若杉和夫殿 2 発明の名称 インタフェースのバンクアンプシステム3 補正をする
者 事件との関係 特許出願人 名称 富士電機製造株式会社 富士ファコム制御株式会社 4 代理人 住所 東京都千代田区丸の内−丁目4番2号東銀ビルヂ
ング9階 917区 5 補正の対象 明細書の発明の詳細な説明の欄 6 補正の内容 明細書の第7ページ、第10行目の「〔発明が解決しよ
うとする問題点〕」を「〔問題点を解決するための手段
〕」と訂正する。 以上
Claims (1)
- (1)処理装置と、M個(ただし、Mは2以上の整数)
の常用の入力又は出力インタフェースユニットと、少な
くとも1つの予備の入力又は出力インタフェースユニッ
トと、所定の選択信号に応してこれら常用の入力又は出
力インタフェースユニットのうちの選択信号に対応する
入力又は出力インタフェースユニットと前記予備の入力
又は出力インタフェースユニットとを切り換えて接続す
る接続回路を有する接続切り換え装置と、前記常用の入
力又は出力インタフェースユニットのうちの任意の1つ
に対応して前記所定の選択信号を発生する選択信号発生
装置とを備え、前記接続切り換え装置は、前記選択信号
に応じて接続切り換えしたときに、前記切り換え回路の
接続状態を示すステータス情報を前記処理装置に送出し
、前記処理装置では、このステータス情報に応じて選択
信号に対応する常用の入力又は出力インタフェースユニ
ットに代えて予備の入力又は出力インクフェースユニッ
トをその常用入力又は出力インクフェースユニットとし
て処理することを特徴とするインタフェースのバックア
ンプシステム。 [2)処理装置は、各常用の入力又は出力インタフェー
スユニット及び予備の入力又は出力インタフェースユニ
−/ トに対応して、これらに所定の物理アドレスを割
り当てて管理し、内部での論理アドレスとこの物理アド
レスとを対応付ける管理テーブルを有し、ステータス情
報に応じて前記論理アドレスに対応する物理アドレスを
書き換えて前記常用又は予備の入力又は出力インタフェ
ースユニットの接続状態を管理することを特徴とする特
許請求の範囲第1項記載のインタフェースのバックアッ
プシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59103392A JPS60246455A (ja) | 1984-05-22 | 1984-05-22 | インタフエ−スのバツクアツプシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59103392A JPS60246455A (ja) | 1984-05-22 | 1984-05-22 | インタフエ−スのバツクアツプシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246455A true JPS60246455A (ja) | 1985-12-06 |
Family
ID=14352793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59103392A Pending JPS60246455A (ja) | 1984-05-22 | 1984-05-22 | インタフエ−スのバツクアツプシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2425378A (en) * | 2005-04-19 | 2006-10-25 | Hewlett Packard Development Co | Redundant interfaces which appear to be a single interface |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374329A (en) * | 1976-12-14 | 1978-07-01 | Nec Corp | Change-over system in trouble of electronic computer system |
| JPS5422134A (en) * | 1977-07-20 | 1979-02-19 | Hitachi Ltd | Auxiliary switching system |
| JPS5440534A (en) * | 1977-09-07 | 1979-03-30 | Hitachi Ltd | Input/output control system for input/output device containing redundancy system |
-
1984
- 1984-05-22 JP JP59103392A patent/JPS60246455A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374329A (en) * | 1976-12-14 | 1978-07-01 | Nec Corp | Change-over system in trouble of electronic computer system |
| JPS5422134A (en) * | 1977-07-20 | 1979-02-19 | Hitachi Ltd | Auxiliary switching system |
| JPS5440534A (en) * | 1977-09-07 | 1979-03-30 | Hitachi Ltd | Input/output control system for input/output device containing redundancy system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2425378A (en) * | 2005-04-19 | 2006-10-25 | Hewlett Packard Development Co | Redundant interfaces which appear to be a single interface |
| GB2425378B (en) * | 2005-04-19 | 2009-07-15 | Hewlett Packard Development Co | Redundant I/O interface management |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001256203A (ja) | 冗長構成クロスバスイッチシステム | |
| JPS6235704B2 (ja) | ||
| JPS60246455A (ja) | インタフエ−スのバツクアツプシステム | |
| JPH07121395A (ja) | 予備装置優先選択方法 | |
| US5210863A (en) | Multi-processor system for detecting a malfunction of a dual port memory | |
| JP3363579B2 (ja) | 監視装置及び監視システム | |
| JPS6357823B2 (ja) | ||
| JP3061998B2 (ja) | コンピュータのフォールト・トレラント方式 | |
| JPS6351295B2 (ja) | ||
| JP2871372B2 (ja) | 二重化プロセッサ装置 | |
| JPH05324134A (ja) | 二重化計算機システム | |
| JPH04239831A (ja) | 相互プロセッサバックアップ方式 | |
| JP2786050B2 (ja) | 音声蓄積モジュールの冗長構成方式 | |
| JP2511542B2 (ja) | 情報処理システム | |
| KR0139964B1 (ko) | 패킷 교환장치의 패킷버스 상태정보 초기점검 방법 | |
| JPS6232739A (ja) | 切換制御方式 | |
| KR100315710B1 (ko) | 이중화된 프로세서부의 이중화 제어회로 | |
| JP3015538B2 (ja) | 電子計算機の二重化方式 | |
| JPH0268634A (ja) | 電子計算機予備方式 | |
| JPS58140828A (ja) | 装置機番設定回路 | |
| JPS61134846A (ja) | 電子計算機システム | |
| JPH036741A (ja) | 二重化システムのデータ出力装置 | |
| JPH096638A (ja) | 二重化計算機システム及びその切り替え装置 | |
| JPH01311627A (ja) | 回線バックアップ方式 | |
| JPS61239334A (ja) | 情報処理装置 |