JPS60247764A - メモリアドレス制御方式 - Google Patents
メモリアドレス制御方式Info
- Publication number
- JPS60247764A JPS60247764A JP10384384A JP10384384A JPS60247764A JP S60247764 A JPS60247764 A JP S60247764A JP 10384384 A JP10384384 A JP 10384384A JP 10384384 A JP10384384 A JP 10384384A JP S60247764 A JPS60247764 A JP S60247764A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- circuit
- data
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はメモリアドレス制御方式に関し、特にＤＭＡ回
路が転送するデータのうちメインメモリの不連続な格納
アドレスのデータをチェーンさせて転送するメモリアド
レス制御方式に関する。
路が転送するデータのうちメインメモリの不連続な格納
アドレスのデータをチェーンさせて転送するメモリアド
レス制御方式に関する。
（従来技術）
従来のＤＭＡ回路のデータチェーン方式においては、Ｄ
ＭＡ回路と、複数の転送データの先頭アドレス及び転送
データ数を記憶するメモリとを設け、まず前記メモリか
らＤＭＡ回路へ先頭アドレスと転送データ数を転送し、
ＤＭＡ回路によって１つのブロックデータの転送を行な
い、所定のデータ数の転送が終了すると新たに次のブロ
ックデータの先頭アドレス及び転送データ数を前記メモ
リからＤＭＡ回路へ転送して該ブロックデータの転送を
行なう動作を繰シ返すことによ！ｌｌ複数のプロックデ
ータの転送を行なっている。しかしこの方式では、ＤＭ
Ａ−作終了の判別や前記メモリからＤＭＡ回路へのデー
タの転送のための転送回路が複雑になるという欠点があ
った。
ＭＡ回路と、複数の転送データの先頭アドレス及び転送
データ数を記憶するメモリとを設け、まず前記メモリか
らＤＭＡ回路へ先頭アドレスと転送データ数を転送し、
ＤＭＡ回路によって１つのブロックデータの転送を行な
い、所定のデータ数の転送が終了すると新たに次のブロ
ックデータの先頭アドレス及び転送データ数を前記メモ
リからＤＭＡ回路へ転送して該ブロックデータの転送を
行なう動作を繰シ返すことによ！ｌｌ複数のプロックデ
ータの転送を行なっている。しかしこの方式では、ＤＭ
Ａ−作終了の判別や前記メモリからＤＭＡ回路へのデー
タの転送のための転送回路が複雑になるという欠点があ
った。
（発明の目的）
本発明の目的は、メインメモリ上の複数のブロックデー
タの格納アドレスのうちの上位アドレスをブロックデー
タのチェーンされる順番にマツプメモリに格納し、マツ
プメモリに格納した該アドレスをＤＭＡ回路の上位アド
レスとして出力し、マツプメモリ上でアドレスを変換す
ることによシ上記欠点を解決し、簡単な回路でブロック
データをチェーンさせて転送できるようにしたメモリア
ドレス制御方式を提供することにある。
タの格納アドレスのうちの上位アドレスをブロックデー
タのチェーンされる順番にマツプメモリに格納し、マツ
プメモリに格納した該アドレスをＤＭＡ回路の上位アド
レスとして出力し、マツプメモリ上でアドレスを変換す
ることによシ上記欠点を解決し、簡単な回路でブロック
データをチェーンさせて転送できるようにしたメモリア
ドレス制御方式を提供することにある。
（発明の構成）
本発明によれば、ＤＭＡ回路と、該ＤＭＡ回路から出力
されるアドレスの一部を該ＤＭＡ回路が転送するデータ
を格納するためのメインメモリの格納アドレスに変換す
るマツプメモリと、前記ＤＭＡ回路、マツプメモリ、メ
インメモリを接続してそれら相互間のデータの転送を行
なうバスとから成シ、前記ＤＭＡ回路の動作時に該ＤＭ
Ａ回路から出力される前記アドレスのう゛ち上位アドレ
スを前記マツプメモリに入力しこれを前記メインメモリ
ノテータの格納アドレスのうちの上位アドレスに変換し
て出力し、該上位アドレスと下位アドレスとから成るア
ドレスを用いて前記ＤＭＡ回路が転送するデータのうち
前記メインメモリの不連続な格納アドレスのデータをチ
ェーンさせて転送可能とすることを特徴・とするメモリ
アドレス制御方式が得られる。
されるアドレスの一部を該ＤＭＡ回路が転送するデータ
を格納するためのメインメモリの格納アドレスに変換す
るマツプメモリと、前記ＤＭＡ回路、マツプメモリ、メ
インメモリを接続してそれら相互間のデータの転送を行
なうバスとから成シ、前記ＤＭＡ回路の動作時に該ＤＭ
Ａ回路から出力される前記アドレスのう゛ち上位アドレ
スを前記マツプメモリに入力しこれを前記メインメモリ
ノテータの格納アドレスのうちの上位アドレスに変換し
て出力し、該上位アドレスと下位アドレスとから成るア
ドレスを用いて前記ＤＭＡ回路が転送するデータのうち
前記メインメモリの不連続な格納アドレスのデータをチ
ェーンさせて転送可能とすることを特徴・とするメモリ
アドレス制御方式が得られる。
（実施例）
次に図面を参照して本発明について説明する魯。
第１図は本発明のメモリアドレス制御方式の一実施例を
示すブロック図である。同図において、メモリアドレス
制御方式はＤＭＡ回路１．マツプメモリ２．メインメモ
リ３．アドレスバス４，５．６及びシステムバス７から
成、９．ＤＭＡ回路１からの上位アドレスはアドレスバ
ス４全通してマツプメモリ２へ入力され、ここでアドレ
ス変換されてアドレスバス５を通してメインメモリ３へ
上位アドレスのｍビットとして入力され、またＤＭＡ回
路１からの下位アドレスｎビットはアドレスノ（ス６を
通してメインメモリ３へ下位アドレスとして入力され、
さらに制御信号データはシステムノ（スフ全通して転送
される。
示すブロック図である。同図において、メモリアドレス
制御方式はＤＭＡ回路１．マツプメモリ２．メインメモ
リ３．アドレスバス４，５．６及びシステムバス７から
成、９．ＤＭＡ回路１からの上位アドレスはアドレスバ
ス４全通してマツプメモリ２へ入力され、ここでアドレ
ス変換されてアドレスバス５を通してメインメモリ３へ
上位アドレスのｍビットとして入力され、またＤＭＡ回
路１からの下位アドレスｎビットはアドレスノ（ス６を
通してメインメモリ３へ下位アドレスとして入力され、
さらに制御信号データはシステムノ（スフ全通して転送
される。
次に第２図及び第３図はそれぞれ第１図におけるマツプ
メモリ及びメインメモリの使用例を示す図である。
メモリ及びメインメモリの使用例を示す図である。
続いて第１図〜第３図を用いて本実施例の動作について
説明する。まずＤＭＡ回路１に転送データの先頭アドレ
ス、すなわちマツプメモリ２の先頭アドレスａａｗとメ
インメモリ３の下位アドレスｌ０１Ｏ値＊ａ□Ｉ及び転
送データを２”Ｘ ｉバイト転送するための値を設定し
、マ・ノブメモリ２の１ａ１番地から“１１番地までに
メインメモリ３の転送データの格納されている上位アド
レスを転送データ順に格納する。ＤＭＡ回路１が動作を
始めると、ＤＭＡ回路１からアドレス１０１の値“ａｏ
Ｉが出力され、毎ツブメモリ２を通してメインメモリ
３にはアドレス’ｂｏ’が入力され、ブロックデータ（
以下ＢＤ）１を転送する。２＋″バイトの転送が終ると
ＤＭＡ回路１からの上位アドレスが＋１され、マツプメ
モリ２の” ａ＋１ ’ 番地に格納された値１ｅ１に
変換され、メインメモリ３のＩｅＯ“番地からのＢＤ２
を転送する。さらに、ＤＭＡ回路１からの上位アドレス
の変化１ ａ＋２１ 、 ｌ ａ＋３１’ 、〜、 ｔ
ａ＋ｉ−１’に伴い、メインメモリ３の上位アドレス
がｌｆｌ、ｌＣＩ、〜、“ｄｌと変化し、ＢＤ３．ＢＤ
４．〜ＢＤｉの順番に転送され、すでに設定されている
ＤＭＡ回路１の転送バイト数の値に達したとき動作を終
了する。
説明する。まずＤＭＡ回路１に転送データの先頭アドレ
ス、すなわちマツプメモリ２の先頭アドレスａａｗとメ
インメモリ３の下位アドレスｌ０１Ｏ値＊ａ□Ｉ及び転
送データを２”Ｘ ｉバイト転送するための値を設定し
、マ・ノブメモリ２の１ａ１番地から“１１番地までに
メインメモリ３の転送データの格納されている上位アド
レスを転送データ順に格納する。ＤＭＡ回路１が動作を
始めると、ＤＭＡ回路１からアドレス１０１の値“ａｏ
Ｉが出力され、毎ツブメモリ２を通してメインメモリ
３にはアドレス’ｂｏ’が入力され、ブロックデータ（
以下ＢＤ）１を転送する。２＋″バイトの転送が終ると
ＤＭＡ回路１からの上位アドレスが＋１され、マツプメ
モリ２の” ａ＋１ ’ 番地に格納された値１ｅ１に
変換され、メインメモリ３のＩｅＯ“番地からのＢＤ２
を転送する。さらに、ＤＭＡ回路１からの上位アドレス
の変化１ ａ＋２１ 、 ｌ ａ＋３１’ 、〜、 ｔ
ａ＋ｉ−１’に伴い、メインメモリ３の上位アドレス
がｌｆｌ、ｌＣＩ、〜、“ｄｌと変化し、ＢＤ３．ＢＤ
４．〜ＢＤｉの順番に転送され、すでに設定されている
ＤＭＡ回路１の転送バイト数の値に達したとき動作を終
了する。
（発明の効果）
以上の説明によシ明らかなように本発明のメモリアドレ
ス制御方式によれば、簡単な回路構成によｆｉＤＭＡ回
路から出力されるアドレスのうちの上位アドレスをマツ
プメモリに入力し、これをメインメモリ上の転送するデ
ータの格納されている上位アドレスに変換してマツプメ
モリから出力するので、メインメモリ上のブロックデー
タの不運続なアドレスをＤＭＡ回路からは一連のアドレ
スとして扱えるという効果が生じる。
ス制御方式によれば、簡単な回路構成によｆｉＤＭＡ回
路から出力されるアドレスのうちの上位アドレスをマツ
プメモリに入力し、これをメインメモリ上の転送するデ
ータの格納されている上位アドレスに変換してマツプメ
モリから出力するので、メインメモリ上のブロックデー
タの不運続なアドレスをＤＭＡ回路からは一連のアドレ
スとして扱えるという効果が生じる。
第１図は本発明のメモリアドレス制御方式の一実施例を
示すブロック図、第２図及び第３図はそれぞれ第１図に
おけるマツプメモリ及びメインメモリの使用例を示す図
である。 図において、１・・・・・・ＤＭＡ回路、２・・・・・
・マツプメモリ、３・・・・・・メインメモリ、４，５
．６・・・・・・アドレスバス、７・・・・・・システ
ムバス。 筋２閃 力３閉
示すブロック図、第２図及び第３図はそれぞれ第１図に
おけるマツプメモリ及びメインメモリの使用例を示す図
である。 図において、１・・・・・・ＤＭＡ回路、２・・・・・
・マツプメモリ、３・・・・・・メインメモリ、４，５
．６・・・・・・アドレスバス、７・・・・・・システ
ムバス。 筋２閃 力３閉
Claims (1)
- ダイレクトメモリアクセス（以下ＤＭＡ）回路と、該Ｄ
ＭＡ回路から出力されるアドレスの一部を該ＤＭＡ回路
が転送するデータを格納するだめのメインメモリの格納
アドレスに変換するマツプメモリと、前記ＤＭＡ回路、
マツプメモリ、メインメモリを接続してそれら相互間の
データう転送を行なうバスとから成シ、前記ＤＭＡ回路
の動作時に該ＤＭＡ回路から出力される前記アドレスの
うち上位アドレスを前記マツプメモリに入力しこれを前
記メインメモリのデータの格納アドレスのうちの上位ア
ドレスに変換して出力し、該上位アドレスと下位アドレ
スとから成るアドレスを用いて前記ＤＭＡ回路が転送す
るデータのうち前記メインメモリの不連続な格納アドレ
スのデータをチェーンさせて転送可能とすることを特徴
とするメモリアドレス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10384384A JPS60247764A (ja) | 1984-05-23 | 1984-05-23 | メモリアドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10384384A JPS60247764A (ja) | 1984-05-23 | 1984-05-23 | メモリアドレス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60247764A true JPS60247764A (ja) | 1985-12-07 |
Family
ID=14364709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10384384A Pending JPS60247764A (ja) | 1984-05-23 | 1984-05-23 | メモリアドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02171848A (ja) * | 1988-12-23 | 1990-07-03 | Fujitsu Ltd | Ｄｍａ転送方式 |
-
1984
- 1984-05-23 JP JP10384384A patent/JPS60247764A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02171848A (ja) * | 1988-12-23 | 1990-07-03 | Fujitsu Ltd | Ｄｍａ転送方式 |
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