JPH0528416B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロ・コンピユータ回路に関
し、特に１チツプ内にCPUとともに集積された
シリアル入出力回路の新規な構成に関わる。

従来の技術 一般的なマイクロ・コンピユータ内蔵シリアル
入出力回路は以下のように構成されている。即
ち、添付の第２図に示すように、並列データのビ
ツト数に応じた複数個の２値回路、例えば遅延型
フリツプ・フロツプ回路を、SR1、SR2…のよう
に直列に接続して構成されたシフト・レジスタ回
路１を備えており、データの転送に際しては、ま
ずパラレル入出力回路２を介して転送すべきパラ
レル・データを各レジタス毎に１ビツトずつ入力
し、次いで、このシフト・レジスタ回路１に格納
されたデータを、シフト・レジスタ回路の最終段
に向かつて１ビツトずつシフトし、最終段のデー
タはシリアル・データ出力端子３よりシリアル・
データとしてCPU外部へ出力する。この際のデ
ータのシフトは、クロツク信号入力端子４より入
力されシフト・クロツク制御回路５を介してシフ
ト・レジスタ回路１に入力されるシフト・クロツ
ク信号に同期して行われるように構成されてい
る。

このようなシリアル入出力回路のシフトレジス
タは、多くの場合、CPUの演算語長に応じて、
例えば８ビツトCPUのためのものでは８個の要
素よりなるシフト・レジスタ回路が組み込まれ、
１バイト、即ち８ビツトのシリアル／パラレル変
換をもつて、１サイクルの変換／転送とされてい
る。

発明が解決しようとする問題点 近年、マイクロコンピユータの応用分野の広が
りと共に、シリアル・データ転送方式にも各種の
方式が開発され、実用に供されてきている。従つ
て、上述の如きCPUの演算語長に合わせたシフ
ト・レジスタを用いて、１バイト毎に変換／転送
を行うことを想定して構成されたシリアル入出力
回路では、各種の転送方式に効率よく対応できな
い場合がある。

即ち、例えば８ビツト用に構成されたマイクロ
コンピユータで１バイト（８ビツト）のデータを
転送する場合に、必ずしも１サイクルの変換／転
送では１バイトのデータ転送をなし得ない場合が
生じるからである。以下、８ビツト用に構成され
たシリアル入出力回路を例に、その問題点につい
て詳述する。

例えば、転送データの正確さを確認する方法と
して、転送データにパリテイビツト（冗長ビツ
ト）を付加して転送することが広く実施されてい
る。奇数／偶数パリテイ、水平／垂直パリテイな
ど多種の方式があるが、いずれの場合も１バイト
ごとにパリテイビツトとしての１ビツト以上のデ
ータが加わることが一般的である。

ところが、従来の、例えば８ビツト用シリアル
入出力回路を用いてパリテイ付きの１バイトのデ
ータを転送しようとした場合、８ビツト単位でパ
ラレル／シリアル変換／転送を行わなければなら
ないので、まず、１サイクルの変換でデータ８ビ
ツトを転送し、このシリアル転送が完了した時点
でパリテイ・データ１ビツトとダミー７ビツトと
からなる８ビツトのデータを再度シフト・レジス
タ回路を介して転送し、併せて１バイトのシリア
ル・データ転送を完了するという操作が必要とな
る。すなわち、１バイトのデータ転送のために２
サイクルの変換／転送を実施しなければならなか
つた。

従つて、パリテイビツトを加えることにより転
送データの信頼性を高めようとすると、処理時間
は実質的に２倍になつてしまい、更に、パリテイ
１ビツト毎に７ビツトのダミーを加えるという、
本来不要のデータ操作が必要となる。

また、比較的低速の入出力機器への転送に広く
利用されている、調歩非同期シリアル送受信方式
（以下UART（Universal Asynchronous
Receiver／Transmitter）方式と記す）について
同様な検討を行う。

UART方式は、非同期の送受信を行うので、
この方式における１サイクルの転送データは、ス
タート・ビツト（１ビツト）＋転送データ＋パリ
テイ（１ビツト）＋ストツプ・ビツト（１、1.5あ
るいは２ビツト）より成つている。

従つて、８ビツト用のシリアル入出力回路を利
用する場合には、前述の場合と同様に、１バイト
のデータ変換／転送を行うのに少なくとも２サイ
クルの変換を行わなければならない。一方、シフ
ト・レジスタの利用効率を高めるためにダミー・
ビツトの転送を避けようとすれば、１サイクルの
変換で転送できるデータは５ビツトとなり、単位
処理時間当たりの転送できる情報量が低下すると
ともに、１サイクル毎に転送すべきデータを５ビ
ツトごとに区切つてシリアル入出力回路に入力す
るという操作が必要になる。

更に、この方式の場合、スタート・ビツトを検
出するために、データ転送開始前はシリアル・デ
ータ外部出力線を高レベルに保つておく必要があ
る。従つて、従来のシリアル入出力回路を利用し
てUART方式でのデータ転送を実施するために
は、データ転送開始前のデータ及びストツプ・ビ
ツトの為のデータを、シフト・レジスタにセツト
するか、或いは、予めシリアル・データ出力端子
をハイ・インピーダンス設定可能な回路とし、外
部にプル・アツプ抵抗を付加するなどの配慮を転
送開始前に施すことが必要であつた。

以上、代表的なデータ転送方式について従来の
シリアル入出力回路の問題点を述べたが、昨今の
マイクロコンピユーター技術の発達と共にその応
用分野は広がり、上述の方式以外にも多種の方式
が開発・利用されるとともに、１基のマイクロコ
ンピユータがそれらの複数の方式に対応しなけれ
ばならない場合も多く、各種方式のいずれにも効
率よく対応できる汎用性の高いマイクロ・コンピ
ユータ内蔵シリアル入出力回路の必要性が論じら
れている。

問題点を解決するための手段 前述のように従来のシリアル入出力回路では、
入力されたパラレルデータは、シフト・レジスタ
回路の最終段より直接シリアル・データとして出
力されてる。一方、前述したような従来のシリア
ル入出力回路を使用して各種の転送方式に対応し
た場合の問題は、各種方式によつて、異なる長さ
の通信のためのデータを転送データに付加しなけ
ればならないことによるものである。

しかしながら、転送ために付加される夫々のデ
ータの長さは通常１〜３ビツト程度であり、転送
データほどの語長は持つていない。この点に着目
した本発明者等は、シフト・レジスタ回路の最終
段とシリアル入出力回路の出力端子との間にソフ
トウエアにより制御可能なラツチ回路を設けるこ
とにより、転送データに付加されるデータをシフ
ト・レジスタ回路を介さずに出力データに付加す
ることにより、転送データによるシフトレジスタ
の利用効率を高めることを案出した。

すなわち、本発明のシリアル入出力回路は、直
列に接続された複数の二値素子群とシフト・クロ
ツク制御回路からなるシフト・レジスタ回路と、
該シフト・レジスタ回路の各二値素子にパラレ
ル・データを入力する入力端子と、該シフト・レ
ジスタ回路の最終段よりデータをマイクロ・コン
ピユータ外部へ出力する出力端子とを備えた、シ
リアル入出力回路であつて、該シフト・レジスタ
回路最終段からの出力データを入力され前記出力
端子にデータを出力する出力ラツチ回路と、該出
力ラツチ回路に直接データを書き込む出力ラツチ
制御回路とを備えていることを特徴としている。

また、前記出力ラツチ制御回路による出力ラツ
チ回路へのデータの書込みは、ソフトウエアによ
り制御可能に構成されており、更に、前記出力ラ
ツチ回路へのデータの書込みは前記シフト・クロ
ツク発生回路のクロツク・パルス信号と同期して
行うことが有利である。

作 用 即ち、本発明に従うシリアル入出力回路では、
シフト・レジスタの終段とシリアル入出力回路の
出力端子との間に、ソフトウエアによる制御の可
能なラツチ回路を設けたことにより、各種通信方
式に応じて、転送すべきデータに付加されるパリ
テイビツトあるいは各種コードビツトを転送デー
タに付加することができる。従つて、通信方式に
より、転送データの語長が延びても、データ転送
に際してのパラレル／シリアル変換の回数は増加
せず、効率の高いデータ転送を実現することがで
きる。

実施例 以下に、実施例を参照して本発明に従うシリア
ル入出力回路についてより具体的に詳述するが、
以下に示されるものは、本発明の一実施例にすぎ
ず、本発明の技術的範囲を何等限定するものでは
ない。

第１ａ図は、本発明の基本的な構成を示すブロ
ツク図である。なお、説明の便宜上、図中のシフ
ト・レジスタは８素子からなる８ビツト用のもの
を示しているが、本発明がこれに限定されるもの
ではないことはいうまでもない。

同図に示された本発明によるシリアル入出力回
路では、従来のシリアル入出力回路と同様に、
SR1〜８の８素子の２値回路からなるシフト・レ
ジスタ回路１１と、このシフト・レジスタ回路１
１最終段からマイクロ・コンピユータ外部へ出力
する出力端子１２とを備えている。このシリアル
入出力回路においては、CPUの内部バス１３よ
り、パラレル入出力制御回路１４を介してシフ
ト・レジスタ回路１１に入力されたパラレル・デ
ータは、シフト・レジスタの初段SR1から最終段
SR8に向かつて１ビツトずつシフトされ、シフ
ト・レジスタ回路１１の最終段より順次シリア
ル・データとして出力される。この際のシフト
は、クロツク信号入力端子１５より入力され、シ
フト・レジスタクロツク制御回路１６を介してシ
フト・レジスタ回路１１に入力されたクロツク信
号に同期して行われる。

本発明にかかるシリアル入出力回路では、シフ
ト・レジスタの最終段と出力端子１２との間に、
出力ラツチ回路１７が備えられており、この出力
ラツチ回路１７は出力ラツチ制御回路１８によつ
て任意のデータの書込みが可能に構成されてい
る。

今、例えば、１ビツトのパリテイ付きで８ビツ
ト・データを転送する場合、本発明によるシリア
ル入出力回路では次の様な手順となる。

まず、最初に転送すべき８ビツト・データを内
部バス１３よりパラレル入出力制御回路１４によ
りシフト・レジスタ１１の各要素SR1〜SR8に
各々書き込む。この転送データは、シリアル転送
スタート命令によりシフト・レジスタ・クロツク
制御回路１６より出力されるクロツクに従つて１
ビツトずつ順次出力ラツチ回路１７に転送されシ
リアル・データ出力端子１２より外部シリアル・
データ線に出力される。８ビツトのデータ転送終
了後に出力ラツチ制御回路１８により、出力ラツ
チ回路７にパリテイ・データを書き込み、転送デ
ータに続いて出力端子１２より出力する。以上一
連の操作によりパリテイを付加した８ビツトのデ
ータのシリアル転送が完了する。

この時、出力ラツチ回路１７に書き込まれるデ
ータが“０”または“１”の２値のいずれかを書
き込むものである場合は、出力ラツチ回路及びそ
の制御回路には第１ｂ図に示すような回路を用い
ることができる。

即ち、第１ｂ図において、ラツチ信号Ｃが
“０”のときは、点線にて包囲された回路１７が
ラツチ回路を構成し、シフト・レジスタ１１から
の信号を順次ラツチして出力する。また、ラツチ
信号Ｃが“１”になると、シフト・レジスタ１１
からの入力は遮断される一方、書込みデータ信号
Ｂからの入力が、シリアル入出力回路の出力端１
２へ電送される。このとき、書込み信号Ｂは、書
込み制御信号Ａによつて制御されている。

このような回路において、ラツチ信号として、
シフト・クロツク信号を用いれば、出力端子１２
からの出力される信号はシフト・クロツクに同期
して行われるため、従来のシリアル入出力回路を
用いて９ビツトのデータをシリアル転送した場合
と全く同じ信号が、ダミー・ビツトを変換／転送
することなくマイクロ・コンピユータ外部に出力
される。

また、このような回路が、本発明による装置の
従来からのシリアル入出力回路としての機能を妨
げるものではないことはいうまでもない。

次に、UART方式の転送について考える。

UART方式は非同期転送であるから、転送開
始時にデータ線上でスタート・ビツトの“０”を
検出するために、データの転送開始前は外部シリ
アル・データ線を高レベルに保つ必要がある。そ
こで、本発明にかかるシリアル入出力回路では、
出力ラツチ制御回路により、出力ラツチ回路を高
レベルに保つことにより、これを実現することが
できる。

この場合の出力ラツチ回路には例えば第１Ｃ図
のような回路を用いることができる。

即ち、ラツチ信号Ｃが“０”のときは、参照番
号１７にて示される回路はラツチとして機能し、
シフト・レジスタ１１からの信号は遮断される。
また、ラツチ信号Ｃが“１”のときは、シフト・
レジスタ１１からのデータが、出力端子１２へ伝
送されるが、出力ラツチ制御回路１８から“１”
が入力されているときは、“１”が出力端子１２
へ出力される。

従つて、UART方式によるデータ通信に際し
ては、送信前は、出力ラツチ制御回路１８により
出力端子１２を高レベル即ち“１”に保ち、転送
開始時にスタート・ビツト“０”を出力ラツチ回
路１７に書込み、しかる後に転送データをシフ
ト・レジスタを介してシリアル転送し、最後に再
び出力ラツチ回路１７に“１”を書き込む。これ
らの操作はいずれもシフトクロツク信号と同期し
て行われ、出力された信号は従来のシリアル入出
力回路を用いてUART方式により出力されたも
のと全く同等なものである。

以上一連の操作によりUART方式による転送
が完了する。

このように、本発明にかかるシリアル入出力回
路では、出力ラツチ制御回路１８により出力ラツ
チ回路１７に適切なデータを書き込むことによ
り、転送データはシフト・レジスタ回路を利用し
てシリアル・パラレル変換してシリアル転送し、
各種転送方式により付加されデータは、出力ラツ
チ回路１７および出力ラツチ制御回路１８を利用
して必要なビツト数だけ転送データの前後ににシ
リアルに付加することが可能となる。

なお、ここで挙げた回路はそれぞれひとつの実
施例にすぎず、出力ラツチ回路に“０”または
“１”を書込みあるいはそれを保つことができ、
更に、その書込みをシフト・クロツク信号と同期
することのできるものであれば回路の選択は本発
明を限定するものではない。

発明の効果 以上詳述のように本発明により提供されるマイ
クロ・コンピユータ内蔵シリアル入出力回路にお
いては、シフト・レジスタ最終段出力とシリアル
出力端子との間に、新たに出力ラツチ回路および
この出力ラツチ回路にデータを書き込む出力ラツ
チ制御回路を設けて、ソフトウエアにより出力信
号に直接データを付加することを可能にしたこと
により、CPUの語長に応じたシフト・レジスタ
を利用しながら、プログラム上の操作のみで、
種々のシリアル・データ転送方式に対して効率の
高い転送を行うことが可能となる。

また、本発明にかかるシリアル入出力回路は、
前述した方式のみならず、今後開発される未知の
方式にも、また利用に応じた特殊な方式にも、ハ
ードウエアを変更することなく対応でき、マイク
ロコンピユータの利用範囲を広げるために非常に
有効なものである。

【図面の簡単な説明】

第１図は、本発明のシリアル入出力回路の一実
施例の構成を示す図であり、第１ａ図は、本発明
のシリアル入出力回路のブロツク図を、第１ｂ図
および第１ｃ図は、本発明によるシリアル入出力
回路の出力ラツチ制御回路の一例を示す回路図で
ある。また、第２図は、従来のシリアル入出力回
路の一例を示すブロツク図である。 〔主な参照符号〕、１，１１……シフト・レジ
スタ回路、２，１４……パラレル入出力制御回
路、３，１２……シリアル・データ出力端子、
４，１５……クロツク信号入力端子、５，１６…
…シフト・クロツク制御回路、１３……マイク
ロ・コンピータ内部バス、１７……出力ラツチ回
路、１８……出力ラツチ制御回路、Ａ……書込み
制御信号、Ｂ……書込みデータ信号、Ｃ……ラツ
チ信号。

Claims (1)

【特許請求の範囲】
1. １ 直列に接続された第１及び第２の二値素子及
   びシフト・クロツク制御回路を有するシフト・レ
   ジスタ回路、前記シフト・レジスタ回路の前記第
   １及び第２の二値素子にパラレル・データを入力
   するための入力端子、及び前記シフトレジスタ回
   路の最終段からのデータを受け出力端子にデータ
   を出力する出力ラツチ回路を備えるシリアル入出
   力回路であつて、前記パラレル・データが前記出
   力端子から出力された後に前記出力ラツチ回路に
   直接二値データを書き込み前記出力端子から出力
   させる出力ラツチ制御回路をさらに備えたことを
   特徴とするシリアル入出力回路。