JPS6035759B2 - ゼロ検出装置 - Google Patents
ゼロ検出装置Info
- Publication number
- JPS6035759B2 JPS6035759B2 JP53022753A JP2275378A JPS6035759B2 JP S6035759 B2 JPS6035759 B2 JP S6035759B2 JP 53022753 A JP53022753 A JP 53022753A JP 2275378 A JP2275378 A JP 2275378A JP S6035759 B2 JPS6035759 B2 JP S6035759B2
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- JP
- Japan
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- bits
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- output
- detection device
- zero
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/607—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers number-of-ones counters, i.e. devices for counting the number of input lines set to ONE among a plurality of input lines, also called bit counters or parallel counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/06—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using single-aperture storage elements, e.g. ring core; using multi-aperture plates in which each individual aperture forms a storage element
- G11C11/06007—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using single-aperture storage elements, e.g. ring core; using multi-aperture plates in which each individual aperture forms a storage element using a single aperture or single magnetic closed circuit
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- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
本発明はメモリコァの制御装置に関し、詳細には入力デ
ータワード内の０の数を決定するためのメモリ制御装置
用のゼロ検出装置に関する。
ータワード内の０の数を決定するためのメモリ制御装置
用のゼロ検出装置に関する。
コアメモリの電力要求はそのコアメモリに書込まれある
いはそれから読取られる０の数に直接に関係する。すな
わち、データワードの内容中１より０が多ければメモリ
コア内での電力消費は増加する。実質的な電力の節約は
メモリへの書込時に入力データワードの極性を反転させ
る有利な時を決定するための装置により行うことが出来
る。勿論メモリ内の各ワードの通性が読取時に元の極Ｉ
性となるように保持されているかどうかを示す付加的な
ビットを含んでいなければならない。これまではこの電
力節約法を用いる装置がディジタル技術よりもむしろア
ナログ方式を用いていた。
いはそれから読取られる０の数に直接に関係する。すな
わち、データワードの内容中１より０が多ければメモリ
コア内での電力消費は増加する。実質的な電力の節約は
メモリへの書込時に入力データワードの極性を反転させ
る有利な時を決定するための装置により行うことが出来
る。勿論メモリ内の各ワードの通性が読取時に元の極Ｉ
性となるように保持されているかどうかを示す付加的な
ビットを含んでいなければならない。これまではこの電
力節約法を用いる装置がディジタル技術よりもむしろア
ナログ方式を用いていた。
アナ。クー法はデータ入力のディジタル形式から基準電
圧と比較される大きさをもつ電力レベルへの変換を含ん
でいる。このアナログ方法の欠点は多数の高価な部品を
必要としそしてデータワードの大きさが大となっても容
易には拡張出来ないということである。本発明のゼロ検
出器はデータワードの内容が１より０を多く含むかどう
かを決定するためにコアメモＩＪと共に使用出来る装置
である。
圧と比較される大きさをもつ電力レベルへの変換を含ん
でいる。このアナログ方法の欠点は多数の高価な部品を
必要としそしてデータワードの大きさが大となっても容
易には拡張出来ないということである。本発明のゼロ検
出器はデータワードの内容が１より０を多く含むかどう
かを決定するためにコアメモＩＪと共に使用出来る装置
である。
本発明は３個の集積回路と出力ＮＯＲゲートからなる。
説明の便宜上１６ビットのデータワードを用いるものと
する。この１６ビットのデータワードは夫々８ビットづ
つの２つの部分に分けられる。第１の８ビット部分は第
１読取専用メモリ（ＲＯＭ）をアドレスづけするために
用いられ、第２の８ビット部分は第２読敬専用メモリの
アドレスづけに用いられる。各読取専用メモリの外にこ
れらメモリをアドレスづけするライン上の０の数に等し
い数がある。これらの数は４ビットの加算回路に加えら
れてそれらの和を計算する。この和はこの加算回路の出
力に生じて、ワード内の０の数が８に等しいかあるいは
それより大であるから示す。これら信号は次にＮＯＲゲ
ートに加えられて反転され、所望の出力信号を与える。
従って、本発明の目的はデータワード内の０の数を決定
しそしてメモリ回路の電力要求を節約するために０を１
にそして１を０に変換するための、コアメモリに使用す
るためのゼロ検出装置を提供することである。
説明の便宜上１６ビットのデータワードを用いるものと
する。この１６ビットのデータワードは夫々８ビットづ
つの２つの部分に分けられる。第１の８ビット部分は第
１読取専用メモリ（ＲＯＭ）をアドレスづけするために
用いられ、第２の８ビット部分は第２読敬専用メモリの
アドレスづけに用いられる。各読取専用メモリの外にこ
れらメモリをアドレスづけするライン上の０の数に等し
い数がある。これらの数は４ビットの加算回路に加えら
れてそれらの和を計算する。この和はこの加算回路の出
力に生じて、ワード内の０の数が８に等しいかあるいは
それより大であるから示す。これら信号は次にＮＯＲゲ
ートに加えられて反転され、所望の出力信号を与える。
従って、本発明の目的はデータワード内の０の数を決定
しそしてメモリ回路の電力要求を節約するために０を１
にそして１を０に変換するための、コアメモリに使用す
るためのゼロ検出装置を提供することである。
次に図面に基づき本発明の実施例を説明する。
第１図は本発明のゼロ検出装置１０が１６ビットのデー
タワ一日こ適用された状態を示す。これは第１のＲＯＭ
Ｉ１、第２のＲＯＭ１２、加算器１３およびＮＯＲゲー
ト１４からなる。これら要素のすべては周知の集積回路
で構成出来る。ＲＯＭＩＩと１２への入力データワード
は信号線Ｍ０，Ｍ１・・・・・・Ｍ１５により運ばれる
。入力データワードの極性が反転されるべきか否かを決
定する極性をもつ出力信号はＮＯＲゲート１４からのＦ
で示されている。加算器１３からの他の５つの信号出力
はＳ。ｉ，Ｓ，ｉ，Ｓ２；，Ｓ３ｉおよびＣｉで示され
ている。これら出力は、より大きな入力データワードに
対してこの検出装置を拡張するためのものである。この
１６ビットのデータワードは夫々８ビットからなる２組
のものに分割される。各組は４ビット、２５６ワードの
サイズをもつＲＯＭをアドレスづけするために用いられ
る。第１図はＲＯＭＩＩのアドレス入力に接続されるビ
ットＭ０，Ｍ１・・．・・・Ｍ７を示す。ビットＭ８，
Ｍ９・・・・・・Ｍ１５は同様にＲＯＭ１２に接続され
る。最大桁のアドレスラインはＲＯＭＩＩとＲＯＭ１２
の両方について５で示されている。最小桁ビットは１５
でそして中間アドレスラインは図では通常通りに示され
ている。両ＲＯＭの各ワードの内容は第２図に示してあ
る。この図のすべての数字は１６隻法を用いて示されて
いる。最上列の数字はＲＯＭＩＩの場合には入力データ
ビットＭ０，Ｍ１，Ｍ２，Ｍ３の内容を、ＲＯＭ１２の
場合には入力データビットＭ８，Ｍ９，ＭＩ０，ＭＩＩ
を示す。同様に、第２図の左側の第１欄は入力データビ
ットＭ４，Ｍ５，Ｍ６，Ｍ７またはＭ１２，Ｍ１３，Ｍ
１４またはＭ１５の内容を示す。これら数字の残りのす
べてはＲＯＭ内の夫々の特定のロケーションの内容を示
す。例えばＭＯ＝０，ＭＩ二１，Ｍ２＝０，Ｍ３＝１，
Ｍ４＝０，Ｍ５＝１，Ｍ６＝１およびＭ７＝１であれば
欄５と列７を見てその交わるところの３を見し、出す。
ＲＯＭの各ワードの内容は常に、アドレスワード内の０
の数を表わす数である。上記の例ではアドレスＭ０，Ｍ
２およびＭ４に３個の０があり、従ってそのアドレスに
３を見し、出すわけである。従って、各ＲＯＭの出力は
個々のＲＯＭをアドレスづけする入力データラインにお
ける０の数に等しい数である。
タワ一日こ適用された状態を示す。これは第１のＲＯＭ
Ｉ１、第２のＲＯＭ１２、加算器１３およびＮＯＲゲー
ト１４からなる。これら要素のすべては周知の集積回路
で構成出来る。ＲＯＭＩＩと１２への入力データワード
は信号線Ｍ０，Ｍ１・・・・・・Ｍ１５により運ばれる
。入力データワードの極性が反転されるべきか否かを決
定する極性をもつ出力信号はＮＯＲゲート１４からのＦ
で示されている。加算器１３からの他の５つの信号出力
はＳ。ｉ，Ｓ，ｉ，Ｓ２；，Ｓ３ｉおよびＣｉで示され
ている。これら出力は、より大きな入力データワードに
対してこの検出装置を拡張するためのものである。この
１６ビットのデータワードは夫々８ビットからなる２組
のものに分割される。各組は４ビット、２５６ワードの
サイズをもつＲＯＭをアドレスづけするために用いられ
る。第１図はＲＯＭＩＩのアドレス入力に接続されるビ
ットＭ０，Ｍ１・・．・・・Ｍ７を示す。ビットＭ８，
Ｍ９・・・・・・Ｍ１５は同様にＲＯＭ１２に接続され
る。最大桁のアドレスラインはＲＯＭＩＩとＲＯＭ１２
の両方について５で示されている。最小桁ビットは１５
でそして中間アドレスラインは図では通常通りに示され
ている。両ＲＯＭの各ワードの内容は第２図に示してあ
る。この図のすべての数字は１６隻法を用いて示されて
いる。最上列の数字はＲＯＭＩＩの場合には入力データ
ビットＭ０，Ｍ１，Ｍ２，Ｍ３の内容を、ＲＯＭ１２の
場合には入力データビットＭ８，Ｍ９，ＭＩ０，ＭＩＩ
を示す。同様に、第２図の左側の第１欄は入力データビ
ットＭ４，Ｍ５，Ｍ６，Ｍ７またはＭ１２，Ｍ１３，Ｍ
１４またはＭ１５の内容を示す。これら数字の残りのす
べてはＲＯＭ内の夫々の特定のロケーションの内容を示
す。例えばＭＯ＝０，ＭＩ二１，Ｍ２＝０，Ｍ３＝１，
Ｍ４＝０，Ｍ５＝１，Ｍ６＝１およびＭ７＝１であれば
欄５と列７を見てその交わるところの３を見し、出す。
ＲＯＭの各ワードの内容は常に、アドレスワード内の０
の数を表わす数である。上記の例ではアドレスＭ０，Ｍ
２およびＭ４に３個の０があり、従ってそのアドレスに
３を見し、出すわけである。従って、各ＲＯＭの出力は
個々のＲＯＭをアドレスづけする入力データラインにお
ける０の数に等しい数である。
これらの数は各ＲＯＭのライン９，１０，１１，１２に
出る。夫々の場合、信号ライン９は最大桁であり、信号
ライン１２は最小桁である。これら２つの数は次に４ビ
ット加算器１３に送られる。この加算器はこれら数の加
算を行う。その和はその出力４，１，１３，１０，９に
生じる。同じくＣｉと呼ばれる出力９の信号はずの重み
を有しそしてこれが最大桁である。Ｓ３ｉである出力１
０の信号は夕の重みを有する。他の信号は対応してこれ
より小さい重みを有する。Ｓ３ｉまたはＣｉが１を含め
ば入力データワード内の０の数は８かあるいはそれ以上
である。これら２つの信号線はＮＯＲゲート１４で共に
ＯＲ処理されそして出力信号Ｆ，をつくるべく反転され
る。Ｆ，は０の数が１の数に等しいかそれより大のとき
に０になり、１の数より少なければ１となる。第３図は
３２ビットのデータワードであるメモリ用のゼロ検出用
のものである。この例では２個の１６ビツトゼ。検出器
３１と３２がそれらの出力を、重み１６をもつ出力９を
有する４ビット加算器３３に送る。この信号は出力信号
Ｆ，を得るためにこれら２個の１６ビットゼロ検出器の
出力ＣＩとＣ２（夫々１６の重みをもつ）でＮＯＲゲー
ト３４においてＯＲ処理される。ここではＦＩは０の数
が１の数に等しいかそれより大のとき０となり、１の数
より少し、ときは１となる。本発明はまた入力データワ
ードのパリティを計算することが出釆るという他の機能
も有する。
出る。夫々の場合、信号ライン９は最大桁であり、信号
ライン１２は最小桁である。これら２つの数は次に４ビ
ット加算器１３に送られる。この加算器はこれら数の加
算を行う。その和はその出力４，１，１３，１０，９に
生じる。同じくＣｉと呼ばれる出力９の信号はずの重み
を有しそしてこれが最大桁である。Ｓ３ｉである出力１
０の信号は夕の重みを有する。他の信号は対応してこれ
より小さい重みを有する。Ｓ３ｉまたはＣｉが１を含め
ば入力データワード内の０の数は８かあるいはそれ以上
である。これら２つの信号線はＮＯＲゲート１４で共に
ＯＲ処理されそして出力信号Ｆ，をつくるべく反転され
る。Ｆ，は０の数が１の数に等しいかそれより大のとき
に０になり、１の数より少なければ１となる。第３図は
３２ビットのデータワードであるメモリ用のゼロ検出用
のものである。この例では２個の１６ビツトゼ。検出器
３１と３２がそれらの出力を、重み１６をもつ出力９を
有する４ビット加算器３３に送る。この信号は出力信号
Ｆ，を得るためにこれら２個の１６ビットゼロ検出器の
出力ＣＩとＣ２（夫々１６の重みをもつ）でＮＯＲゲー
ト３４においてＯＲ処理される。ここではＦＩは０の数
が１の数に等しいかそれより大のとき０となり、１の数
より少し、ときは１となる。本発明はまた入力データワ
ードのパリティを計算することが出釆るという他の機能
も有する。
第１図にもどると、信号Ｓｏｉは入力データワードのパ
リティをもつ。このワード内の１の数が奇数であればこ
の信号は高い電圧レベル（例えば２．４〜５．０ボルト
）であり、入力データワード内の１の数が偶数であれば
低電圧レベル（０．０〜０．４ボルト）である。パリテ
ィはワードと共にメモリに記憶出来、そしてワードをメ
モリから読取るときには常にそのパリディティチェツク
として用いることが出来るから有用なものである。以上
のように、可変ビット数の入力データワード内の０の数
を決定するためのゼロ検出装置が説明された。
リティをもつ。このワード内の１の数が奇数であればこ
の信号は高い電圧レベル（例えば２．４〜５．０ボルト
）であり、入力データワード内の１の数が偶数であれば
低電圧レベル（０．０〜０．４ボルト）である。パリテ
ィはワードと共にメモリに記憶出来、そしてワードをメ
モリから読取るときには常にそのパリディティチェツク
として用いることが出来るから有用なものである。以上
のように、可変ビット数の入力データワード内の０の数
を決定するためのゼロ検出装置が説明された。
本発明は上述した実施例に限られるものではない。
第１図は本発明のゼロ検出装置の慨略図、第２図は両Ｒ
ＯＭ内の各ワードの内容を表にして示す図、第３図は更
に大きなデータビットワード用にいかにして本発明を拡
張するかを示す図である。 １０……ゼロ検出装置、１１，１２…… ＲＯＭ、１３・・・・・・加算器、１４・・・・・・Ｎ
ＯＲゲート、３１，３２・・・・・・１６ビットゼロ検
出器。 ｒＩＧ．ＩｒｉＧ．２ ｒＩＧ．８
ＯＭ内の各ワードの内容を表にして示す図、第３図は更
に大きなデータビットワード用にいかにして本発明を拡
張するかを示す図である。 １０……ゼロ検出装置、１１，１２…… ＲＯＭ、１３・・・・・・加算器、１４・・・・・・Ｎ
ＯＲゲート、３１，３２・・・・・・１６ビットゼロ検
出器。 ｒＩＧ．ＩｒｉＧ．２ ｒＩＧ．８
Claims (1)
- 【特許請求の範囲】 １ 複数の０および１のビツトを含む入力データワード
を符号化して、夫々この入力データワードより少数のビ
ツト数の０および１のビツトを含む２組の出力データビ
ツトであつて前記入力データワードの０ビツトの数を表
すものを発生する符号化手段と、 前記各組の出力デー
タビツト内の前記ビツトを加算する加算手段と、 前記
加算手段に応動して、前記入力データワード内の０の総
数が１のビツトの数と同じまたはそれより大きいかを判
断する手段とを備え、 前記符号化手段は前記入力デー
タワードの第１群のビツトを第１組の出力データビツト
に変換する第１読取専用メモリと、前記入力データワー
ドの第２群のビツトを第２組の出力データビツトに変換
するための第２読取専用メモリとを含むゼロ検出装置。 ２ 特許請求の範囲第１項記載のゼロ検出装置において
、前記加算手段は、前記第１および第２読取専用メモリ
からの各組の出力データビツト内のビツトを加算するた
めの加算回路を含む、ゼロ検出装置。 ３ 特許請求の範囲第２項記載のゼロ検出装置において
、更に、前記加算回路からの信号出力を合成して、０ビ
ツトの数が前記入力データワード内の１ビツトの数と同
じまたはそれより大であるかを表わす信号を発生するた
めの合成手段を含む、ゼロ検出装置。 ４ 特許請求の範囲第３項記載のゼロ検出装置において
、前記合成手段は、前記加算回路の出力を受けるＮＯＲ
ゲートを含む、ゼロ検出装置。 ５ 特許請求の範囲第４項記載のゼロ検出装置において
、更に、前記入力データワード内の１の数が奇数である
かどうかを判断する装置を含む、ゼロ検出装置。 ６ 可変長さの入力データワードの第１群のビツトを第
１組の出力データビツトに変換するための第１読取専用
メモリを備え、 前記入力データワードの第２群のビツ
トを第２組の出力データビツトに変換するための第２読
取専用メモリを備え、 前記第１および第２出力ビツト
の数が上記第１および第２群の入力データビツトの数よ
り小であり、 前記第１および第２読取専用メモリから
の各組の出力データビツトのビツト数を加算し、０ビツ
トの数が上記入力データワード内の１ビツトの数と同じ
またはそれより大であるかを判断するための加算回路を
備え、 前記加算回路の信号出力を合成して前記出力０
ビツトを１にそして１を０に変換するように指示する出
力信号をコアメモリの与え、それにより上記コアメモリ
電力を調節するためのＮＯＲゲートを備え、 要求電力
の節約のためのコアメモリと共に使用するゼロ検出装置
。 ７ 特許請求の範囲第６項記載のゼロ検出装置において
、更に、前記入力データワード中の１の数が奇数である
かどうかを判断する装置を含む、ゼロ検出装置。 ８ 特許請求の範囲第６項記載のゼロ検出装置において
、第１および第２ゼロ検出器と、これら第１および第２
ゼロ検出器の出力に接続する加算回路と、上記第１およ
び第２ゼロ検出器と上記加算回路の信号出力を合成して
上記第１および第２ゼロ検出器内に前記入力データワー
ドの０の数を表わす出力信号を得るＮＯＲゲートとを含
む、ゼロ検出装置。 ９ 第１群の入力データビツトを符号化して前記第１群
の入力データビツトよりも少数のビツトの第１組の出力
データビツトを発生する第１読取専用メモリと、 第２
群の入力データビツトを符号化して前記第２群の入力デ
ータビよりも少数のビツトの第２組の出力データビツト
を発生する第２読取専用メモリと、 前記第１および第
２読取専用メモリの出力に接続され、前記第１および第
２出力データビツトを加算し、前記第１および第２群の
入力ビツト内の０ビツトの数が前記第１および第２入力
データビツト内の１ビツトの数と同じまたはそれより大
きいかどうかを判断する加算回路と、 前記加算回路の
出力に接続され、コアメモリに、０ビツトを１に、１ビ
ツトを０に変換するよう指示する出力信号を発生し、こ
れによりコアメモリ電力を節約するＮＯＲゲートと、
と備えたゼロ検出装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/772,708 US4106105A (en) | 1977-02-28 | 1977-02-28 | Zero detector |
| US772708 | 1991-10-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53108734A JPS53108734A (en) | 1978-09-21 |
| JPS6035759B2 true JPS6035759B2 (ja) | 1985-08-16 |
Family
ID=25095960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53022753A Expired JPS6035759B2 (ja) | 1977-02-28 | 1978-02-28 | ゼロ検出装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4106105A (ja) |
| JP (1) | JPS6035759B2 (ja) |
| CA (1) | CA1092247A (ja) |
| DE (1) | DE2807857A1 (ja) |
| FR (1) | FR2382050A1 (ja) |
| GB (1) | GB1592107A (ja) |
| IL (1) | IL53952A (ja) |
| NO (1) | NO150338C (ja) |
| SE (1) | SE422378B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4446533A (en) * | 1978-09-07 | 1984-05-01 | National Research Development Corporation | Stored program digital data processor |
| US4247891A (en) * | 1979-01-02 | 1981-01-27 | Honeywell Information Systems Inc. | Leading zero count formation |
| GB2039104B (en) * | 1979-01-02 | 1983-09-01 | Honeywell Inf Systems | Data processing system |
| US4578751A (en) * | 1982-06-25 | 1986-03-25 | At&T Technologies, Inc. | System for simultaneously programming a number of EPROMs |
| US4604723A (en) * | 1983-10-17 | 1986-08-05 | Sanders Associates, Inc. | Bit-slice adder circuit |
| FR2583203B1 (fr) * | 1985-06-11 | 1991-06-21 | Efcis | Memoire morte a capacite de ligne optimisee et procede d'encodage d'une telle memoire |
| US5111415A (en) * | 1989-11-06 | 1992-05-05 | Hewlett-Packard Company | Asynchronous leading zero counter employing iterative cellular array |
| JP3175648B2 (ja) * | 1997-07-07 | 2001-06-11 | ソニー株式会社 | 記憶装置及びデータの書込み方法 |
| US6633951B2 (en) * | 2001-03-15 | 2003-10-14 | Intel Corporation | Method for reducing power consumption through dynamic memory storage inversion |
| US9704568B1 (en) | 2016-09-02 | 2017-07-11 | International Business Machines Corporation | Reducing SRAM power using strategic data pattern storage |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2934746A (en) * | 1956-08-01 | 1960-04-26 | Honeywell Regulator Co | Information signal processing apparatus |
| US3568162A (en) * | 1968-09-27 | 1971-03-02 | Bell Telephone Labor Inc | Data processing with dual function logic |
| NL163350C (nl) * | 1971-09-04 | 1980-08-15 | Philips Nv | Matrixgeheugen met middelen voor het al dan niet geinverteerd inschrijven van woorden. |
| DE2324796A1 (de) * | 1972-10-24 | 1974-05-02 | Sanders Associates Inc | Speichereinrichtung mit geringem leistungsbedarf |
-
1977
- 1977-02-28 US US05/772,708 patent/US4106105A/en not_active Expired - Lifetime
-
1978
- 1978-02-01 IL IL53952A patent/IL53952A/xx unknown
- 1978-02-03 GB GB4496/78A patent/GB1592107A/en not_active Expired
- 1978-02-10 NO NO780478A patent/NO150338C/no unknown
- 1978-02-21 FR FR7804922A patent/FR2382050A1/fr active Granted
- 1978-02-21 CA CA297,519A patent/CA1092247A/en not_active Expired
- 1978-02-23 DE DE19782807857 patent/DE2807857A1/de active Granted
- 1978-02-24 SE SE7802152A patent/SE422378B/sv not_active IP Right Cessation
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