JPS60251437A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、データ処理装置に適用されるマイクロプログ
ラム制御装置に関する。

〔従来技術〕

データ処理装置におけるソフトウェア命令の読み出し、
解釈および実行は、すべてレジスタ主 間の情報の転送、！記憶装置への動作指令９桁ずらしお
よび加算器の使用など数１０種類の基本動春の組み合わ
せに分類することができる。

ソフトウェア命令は、数個から数１０個の基本動作を順
次実行することによって実行される。

これらの基本動作を指定するための指令はマイクロ命令
とよばれる。従って、ソフトウェア命令の読み出１−５
解釈および実行はマイクロ命令の組み合わせからなるプ
ログラム（マイクロプログラムと呼ばれる）形式で記述
できる。このマイクロプログラムを記憶する制御記憶と
、制御記憶アドレスを生成する回路と、読み出さｈたプ
ログラムに含まれるマイクロ命令を解読し。

ハードウェア制御信号に変換する回路とを設けることに
より、ソフトウェア命令の制御を実現する手法がある。

この手法はマイクロプログラム制御方式と呼ばれ、複雑
な制御を明確に記述できること２機能拡張等の柔軟性に
富むこと。

および変更が容易であること等の長所を有する。

さらに、マイクロプログラムレベルで記述した診断方式
（マイクロ診断と呼ばれる）によれば。

故障に対して高検出率と高分解能の得られることが知ら
れている。このマイクロ診断によれば。

小さなハードコアで診断を行うことができる点に利点を
有する。

しかし乍ら、このようなマイクロ診断方式により、キャ
ッシュメモリ、スクラッチパッドメモリ等のランダムア
クセスメモリ（ＲＡＭ）で構成されるメモリブロックを
診断する場合、多量の診断用データを必要とする。これ
等のデータは演算を制御して生成することも可能である
が。

ハードコアを小さくする為に制御記憶から供給する方が
望ましい。ところが、従来の制御記憶において、データ
として利用できる定数フィールドは分岐アドレスフィー
ルドと兼用しているものが多く、高だか２パイ）（１ｂ
ｂｉｔ）幅であった。従って、この種の制御記憶ではマ
イクロプログラム１ステツプあたり２バイトの定数しか
供給することができず、メモリブロックの診断を実行す
るにはぼう犬なステップ数を必要とするという欠点があ
った。

〔発明の目的〕

本発明の目的は、制御記憶上に稠密に配置された診断用
データを効率よく読み出す機能を設けることによって、
メモリ診断用マイクロプログラムのステップ数を大幅に
削減することのできるマイクロプログラム制御装置を提
供することにある。

〔発明の構成〕

本発明によるマイクロプログラム制御装置は。

連続する複数の番地に配置されるデータと該データの先
頭番地を指定する定数と該データの・読み出しを指示す
るマイクロ命令とを含むマイクロプログラムを記憶する
制御記憶と、＋１加算機能を有するマイクロアドレスレ
ジスタ手段と。

該マイクロアドレスレジスタ手段の出力および前記制御
記憶から読み出された定数のうちの一方を前記制御記憶
の続出アドレスとして選択的に指定する続出アドレス指
定手段と、前記制御記憶から読み出されたマイクロプロ
グラムの１ステツプを解読し、前記のマイクロ命令を検
出した場合には、前記制御記憶から読み出された該定数
を続出アドレスとして選択するように前記続出アドレス
指定手段に指示し、前記制御記憶からデータを読み出す
とともに、該定数を前記マイクロアドレスレジスタ手段
へ設定し、さらに制御用の起動信号を送出する第１の制
御手段と、該制御用の起動信号をうけて、前記第１の制
御手段における解読動作を抑止し、該第１の制御手段に
より前記制御記憶から読み出された前記データを外部へ
転送し、さらに、後続するマシンサイクルにおいては、
前記マイクロアドレスレジスタ手段に保持される定数を
＋１加算するように指示し、前記続出アドレス指定手段
に該加算値を選択するように指示し、がっ前記制御記憶
から新たに読み出されたデータを外部へ転送するように
それぞれ制御する第２の制御手段とから構成される。

〔発明の実施例〕

次に９本発明によるマイクロプログラム制御装置につい
て実施例を挙げ９図面を参照して詳細に説明する。

第１図は９本発明による実施例の構成を示すブロック図
である。この図において、制御記憶１に記憶されている
マイクロプログラムを読み出すための続出アドレスは、
マイクロアドレスレジスタ５からアドレス切替回路６に
より選択されて制御記憶１に与えられる。読み出された
マイクロプログラムは続出レジスタ２に格納される。そ
して、上記の続出アドレスは、アドレス加算器４におい
て＋１加算されてマイクロアドレスレジスタ５に与えら
れ９次のマシンサイクルで読み出すべき制御記憶アドレ
スとして保持される。リターンレジスタ１１はマイクロ
アドレスレジスタ５の続出アドレス出力をサブルーチン
の戻りアドレスとして保持する。この実施例に適用され
るマイクロプログラムの一形式は、第２図０に例示する
とと（、ＡＲＧ、ＣＭＤＩおよび２のフィールドで構成
される。この形式のマイクロプロゲラｌが続出レジスタ
２に格納されると、ＣＭＤＩフィールドはデコーダ６に
より解読され、制御記憶１の周辺回路の制御信号を生成
する。例えば、ＱＭＤ１フィールドが次のマシンサイク
ルで後続番地のマイクロプログラムの実行を指定する場
合、デコーダ６は制御信号線４０を介してアドレス切替
回路３がマイクロアドレスレジスタ５を選択するように
制御する。また、Ｃ！ＭＤＩフィールドが分岐動作を指
定する場合、デコーダ６は制御信号線４０を介してアド
レス切替回路６が続出レジスタ２のＡＲＧフィールド出
力を選択するように制御する。

デコーダ７は、ＣＭＤ２フィールドを解読して演算回路
系の制御信号を作成する。第１図の例においては、演算
回路としてデータレジスタ９と、続出レジスタ２の上位
および下位のデータを選択してデータレジスタ９へ送る
切替回路８と、ランダムアクセスメモリで構成されてい
る作業メモリ１２のみを示し、他の機能は省略しである
。作業用メモリ１２の書込アドレスは作業アドレスレジ
スタ１６から供給される。作業アドレスレジスタ１５は
続出レジスタ２のＡＲＧフィールドのデータをロードす
る入力と、自身の出力を加算器１４で加算された入力と
をうけ。

これらのロード動作はデコーダ乙により制御される。ハ
ードウェア制御回路１０はデコーダ６からＣＭＤＩフィ
ールドのマイクロ命令が診断データロード１（ＭＤＬｌ
）であるということを表わす制御信号をうけて起動し、
ハードウェアの各部を制御して診断用のデータを制御記
憶１から読み出す。

第３図（ａ）および（ｂ）は、第１図の実施例の動作を
説明するためのタイムチャートである。どのタイムチャ
ートを参照し、上述のＭＤＬｌの動作について以下に説
明する。まず、制御記憶１の（Ａ＋１’）番地から読み
出されたマイクロプログラムは続出レジスタ２へ格納さ
れたのち、　ｔ２サイクルにおいてデコーダ６により解
読される。

デコーダ６はＣＭＤＩフィールドがＭＤＬ１マイクロ命
令であることを検出すると、マイクロアドレスレジスタ
５からリターンレジスタ８ヘリターンアドレス（Ａ＋２
）をロードすると同時に。

制御信号線４０を介してアドレス切替回路６がＡＲＧフ
ィールドを選択するように制御する。

これにより、制御記憶１のｂ１アドレスからマイクロ命
令を続出レジスタ２へ読み出すとともに。

ハードウェア制御回路１０を起動する。ハードウェア制
御回路１０はｔ３マシンサイクル（以降サイクルと略す
）で制御信号線４１を介してデコーダ６とデコーダ７の
解読を抑止し、制御信号線４５を介して続出レジスタ２
のストローブを抑止する。続出レジスタ２上のデータ（
ｂ、アドレスから読み出された）は、第２図（ｂ）の形
式に見られるごとく、２つの定数フィールド。

ＡＲＧｌおよびＡＲＧｒから構成されている。

ハードウェア制御回路１０は制御信号線４２を介して切
替回路８を制御し、制御信号線４３を介してデータレジ
スタ９のストローブな制御する。これによって、ｔｘサ
イクルでＡＲＧｌフィールドをデータレジスタ９の上位
へ、　ｔ４サイクルでＡＲＧｒフィールドをデータレジ
スタ９の１位へ移送する。移送されたデータは、　ｔｓ
のサイクルにおいて９作業メモリ１２内の作業アドレス
レジスタ１６により指定された１ワードに書込まれる。

この作業アドレスレジスタ１６は。

ｔ１サイクルにおいて、デコーダ６からの制御信号によ
り初期値Ｓが初期に設定されている。ハードウェア制御
回路１０はｔ６サイクル以後、２サイクル毎に終了検出
器１５の出力をストローブして作業メモリ１２への書込
アドレスを生成する。また、制御記憶１から後続する診
断データを読み出すために、ハードウェア制御回路１０
はｔ５　ｆイクル以後、２サイクル毎にマイクロアドレ
スレジスタ５のアドレスを更新させるとともに、アドレ
ス切替回路３が更新されたアドレスを選択するように制
御する。さらに、ハードウェア制御回路１０はストロー
ブ抑止信号を１サイクルおきに解除して、続出レジスタ
２へ制御記憶１の診断データを読み出す。

上記２サイクル単位の繰返し動作は、第５図（１））に
見られる終了シーケンスまで継続する。同図のｔｍ＋２
サイクルにおいて、終了検出器１５が終了条件（例えば
９作業アドレスレジスタ１６が０．または全部１のよう
な既定値に等しくなる条件）をハードウェア制御回路１
０に報告すると、ハードウェア制御回路１０はアドレス
切替回路６がリターンレジスタ１１を選択するように制
御し、同レジスタに保持されていたリターンアドレス（
Ａ＋１）によって制御記憶１の内容を続出レジスタ２へ
読み出す。さらに、　゛ｔｍ＋３サイクルにおける解読
抑止状態を制御信号線４１を介して解除し、ＭＤＬｌの
動作を終了する。この結果＋　ｔｍ＋５サイクル以後、
Ａ＋１番地に格納されたマイクロプログラムから処理が
継続される。

なお、上記の実施例においては、データが被診断ランダ
ムアクセスメモリ（作業メモリ１２）上の連続領域ヘロ
ードされる動作について説明されだが９作業アドレスレ
ジスタ１６に付随した加算器１４の加算値を変更するこ
とにより。

ｎ番地毎に設けられた離散領域ヘロードすることも可能
である。また、ＭＤＬｌの動作完了後のマイクロプログ
ラム開始番地はリターンレジスタ１１により指定され、
前述の説明においてはＭＤＬ１マイクロ命令の制御の一
部でマイクロアドレスレジスタ５の内容を退避していた
が、この戻りアドレスなＡＦｔＧフィールド出力、また
はアドレス切替回路６の出力から他のマイクロ命令によ
り設定可能な構成とすることにより。

ＭＤＬ１動作が共通サブルーチンとして使用可能になる
。従って、このサブルーチンを種々のＲＡＭテストで利
用することにより診断用マイクロプログラムのステップ
数を一層削減することができる。

〔発明の効果〕

以上の説明により明らかなように９本発明によれば、制
御記憶上に稠密に配置された診断データを効率よく読み
出すことが可能となり、これによって多量の連続データ
を必要とするマイクロ診断用マイクロプログラムのステ
ップ数を大幅に削減でき、データ処理装置に適用して処
理能率を向上すべく得られる効果は太きい。

【図面の簡単な説明】

第１図は本発明による実施例の構成を示すブロック図、
第２図は第１図の実施例に適用されるマイクロ命令の構
成を示すフォーマット、第６図（ａ）および（ｂ）は第
１図の実施例の動作を説明するためのタイムチャートで
ある。 図において、１は制御記憶、２は続出レジスタ、６はア
ドレス切替回路、４はアドレス加算器、５はマイクロア
ドレスレジスタ、６，７はコ デｌ−ダ、８は切替回路、９はデータレジスタ。 １０はハードウェア制御回路、１１はリターンレジスタ
、１２は作業メモリ、１３は作業アドレスレジスタ、１
４は加算器、１５は終了検出第２図 第３図（α） 読出レジ゛スタ２（（、Ｍ叩　α２　ＭＯＬＩ　Ｃ（ｂ
＋）　Ｃ（ｂ＋＋Ｉ）読出レジスタ２（ＧＭＤ２）　α
ｓ　ｂ２Ｃ（ｂ＋）　Ｃ［ｂ＋＋１作業メ−Ｅ１月２　
口可丁＝Ｔ匹頁［ ストローブ抑止（４８号線４５〕。

Claims (1)

1. 【特許請求の範囲】 １、連続する複数の番地に配置されるデータと該データ
   の先頭番地を指定する定数と該データの読み出しを指示
   するマイクロ命令とを含むマイクロプログラムを記憶す
   る制御記憶と、＋１加算、機能を有するマイクロアドレ
   スレジスタ手段と、該マイクロアドレスレジスタ手段の
   出力および前記制御記憶から読み出された定数のうちの
   一方を前記制御記憶の続出アドレスとして選択的に指定
   する続出アドレス指定手段と、・前記制御記憶から読み
   出されたマイクロプログラムの１ステツプを解読し、前
   記のマイクロ命令を検出した場合には、前記制御記憶か
   ら読み出された該定数を続出アドレスとして選択するよ
   うに前記続出アドレス指定手段に指示し、前記制御記憶
   からデータを読み出すとともに、該定数を前記マイクロ
   アドレスレジスタ手段へ設定し、さらに制御用の起動信
   号を送出する第１の制御手段と、該制御用の起動信号を
   うけて、前記第１の制御手段における解読動作を抑止し
   。 該第１の制御手段により前記制御記憶から読み出された
   前記データを外部へ転送し、さらに。 後続スるマシンサイクルにおいては、前記マイクロアド
   レスレジスタ手段に保持される定数を＋１加算するよう
   に指示し、前記続出アドレス指定手段に該加算値を選択
   するように指示し。 かつ前記制御記憶から新たに読み出されたデータを外部
   へ転送するようにそれぞれ制御する第２の制御手段とを
   有するマイクロプログラム制御装置。