JPS6218934B2 - - Google Patents
Info
- Publication number
- JPS6218934B2 JPS6218934B2 JP1035679A JP1035679A JPS6218934B2 JP S6218934 B2 JPS6218934 B2 JP S6218934B2 JP 1035679 A JP1035679 A JP 1035679A JP 1035679 A JP1035679 A JP 1035679A JP S6218934 B2 JPS6218934 B2 JP S6218934B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- address
- microinstruction
- register file
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010365 information processing Effects 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 2
Landscapes
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は論理演算機能素子によつて構成される
論理演算部にレジスタフアイルを外付けした情報
処理装置の改良に関する。
論理演算部にレジスタフアイルを外付けした情報
処理装置の改良に関する。
近年、安価なLSI（大規模集積回路）の出現に
伴ない中央処理装置の論理演算部に論理演算機能
素子（いわゆるマイクロプロセツサ）を用いて構
成することが行なわれている。このようなマイク
ロプロセツサの１つに米国Advanced Micro
Devices，Inc製４ビツトスライスマイクロプロセ
ツサAM2901Aがある。そして例えば前記したマ
イクロプロセツサを４個使用して16ビツトアーキ
テクチヤーの論理演算部を構成することができ
る。また、前記したマイクロプロセツサの中には
ランダムアクセスメモリRAMで構成したレジス
タフアイルが設けられている。前記レジスタフア
イルの用途としては、命令で使用することができ
るジエネラルレジスタGRあるいは各種のワーキ
ングレジスタとして用いられる。しかしながら、
多種多様の情報処理機能を具備せしめるためには
前記マイクロプロセツサに内蔵されているレジス
タフアイルだけでは不足する場合がある。この様
な場合、前記マイクロプロセツサによつて構成し
た論理演算部にレジスタフアイルを外付けするこ
とが考えられる。
伴ない中央処理装置の論理演算部に論理演算機能
素子（いわゆるマイクロプロセツサ）を用いて構
成することが行なわれている。このようなマイク
ロプロセツサの１つに米国Advanced Micro
Devices，Inc製４ビツトスライスマイクロプロセ
ツサAM2901Aがある。そして例えば前記したマ
イクロプロセツサを４個使用して16ビツトアーキ
テクチヤーの論理演算部を構成することができ
る。また、前記したマイクロプロセツサの中には
ランダムアクセスメモリRAMで構成したレジス
タフアイルが設けられている。前記レジスタフア
イルの用途としては、命令で使用することができ
るジエネラルレジスタGRあるいは各種のワーキ
ングレジスタとして用いられる。しかしながら、
多種多様の情報処理機能を具備せしめるためには
前記マイクロプロセツサに内蔵されているレジス
タフアイルだけでは不足する場合がある。この様
な場合、前記マイクロプロセツサによつて構成し
た論理演算部にレジスタフアイルを外付けするこ
とが考えられる。
本発明は上記した論理演算機能素子によつて構
成した論理演算部に２ポートランダムアクセスメ
モリで構成したレジスタフアイルを外付けしたシ
ステムのマイクロプログラム制御方式による情報
処理装置を提供することを目的とする。
成した論理演算部に２ポートランダムアクセスメ
モリで構成したレジスタフアイルを外付けしたシ
ステムのマイクロプログラム制御方式による情報
処理装置を提供することを目的とする。
本発明の他の目的は外付けしたレジスタフアイ
ルを直接駆動するアドレスレジスタを設けた情報
処理装置を得ることにある。
ルを直接駆動するアドレスレジスタを設けた情報
処理装置を得ることにある。
以下、図面を参照して本発明の一実施例を詳述
する。
する。
第１図は本発明の情報処理装置の構成を示すブ
ロツク図である。同図において論理演算部１０は
論理演算機能素子、例えば４ビツトスライスマイ
クロプロセツサAM2901Aを４個使用して構成さ
れたもので、16ビツトアーキテクチユアの論理演
算機能を有する。そして、この論理演算部１０は
２ポートランダムアクセスメモリRAMで構成し
たレジスタフアイル１１と、Ａレジスタ１２と、
入力選択回路１３と、演算回路１４と、マルチプ
レクサ１５とによつて構成されている。なお、前
記マイクロプロセツサについては1976年に
Advanced Micro Devices，Incより発行された
「The AM2900 Family Date Book」に詳述され
ているので、ここではこれ以上の説明は省略す
る。
ロツク図である。同図において論理演算部１０は
論理演算機能素子、例えば４ビツトスライスマイ
クロプロセツサAM2901Aを４個使用して構成さ
れたもので、16ビツトアーキテクチユアの論理演
算機能を有する。そして、この論理演算部１０は
２ポートランダムアクセスメモリRAMで構成し
たレジスタフアイル１１と、Ａレジスタ１２と、
入力選択回路１３と、演算回路１４と、マルチプ
レクサ１５とによつて構成されている。なお、前
記マイクロプロセツサについては1976年に
Advanced Micro Devices，Incより発行された
「The AM2900 Family Date Book」に詳述され
ているので、ここではこれ以上の説明は省略す
る。
そして、本発明では前記論理演算部１０に２ポ
ートランダムアクセスメモリRAMで構成される
レジスタフアイル２０が外付けされる。このレジ
スタフアイル２０は各種のワーキングストレージ
として用いられるものでマイクロプログラムから
も自由にアドレシングできる必要がある。この
為、前記レジスタフアイルのアドレシング信号が
セツトされるアドレスレジスタ２１が設けられて
いる。一方、マイクロプログラムを格納する制御
記憶装置２２から読出されたマイクロ命令はマイ
クロ命令レジスタ２３にセツトされる。前記マイ
クロ命令レジスタ２３に読出されるマイクロ命令
語は、その語構成からレジスタ、レジスタ演算型
命令、イミデイエイト演算型命令および特殊型命
令等に分類することができる。そして、本発明に
関係するレジスタ、レジスタ演算型命令の構成を
第２図に示している。第２図に示したレジスタ、
レジスタ演算型命令は演算の基本動作を指定する
オペレーシヨンフイールドOP４０（４ビツト）
と、演算の基本動作を実行するためのソースデー
タを格納している対象レジスタを指定するソース
フイールドＳ４１（４ビツト）と、オペレーシヨ
ンフイールドで指定した演算の基本動作を実行し
たのちの演算結果を格納するための対象レジスタ
を指定するデステイネーシヨンフイールドＤ４２
（４ビツト）と、拡張機能を指定するEXTフイー
ルド４３（５ビツト）およびソースフイールドＳ
４１、デステイネーシヨンフイールドＤ４２の入
力制御を行なう制御フイールド（ビツト１７、ビ
ツト１８（WFS）、ビツト１９（WFD））４４と
によつて構成されている。また、レジスタ、レジ
スタ演算型命令のオペレーシヨンフイールドOP
４０によつて指定される演算動作としては、
ADD、SUBTRACT、EXCLUSIVE OR、
AND、OR、LOAD、DECODE等がある。そし
て、前記したレジスタ、レジスタ演算型命令の場
合、論理演算部１０内のＡレジスタ１２の内容を
第１オペランドとし、ソースフイールドＳ４１で
指定されるレジスタ（レジスタフアイル２０の１
つ）の内容を第２オペランドとし、論理演算部１
０内の演算回路１４において、前記オペレーシヨ
ンフイールドOP４０で指定した演算を実行し、
その結果をデステイネーシヨンフイールドＤ４２
で指定されるレジスタ（レジスタフアイル２０の
１つ）に格納する。なお、EXTフイールド４３
は演算の詳細な指示をする部分となるもので、こ
のEXTフイールド４３の使用方法は本発明と直
接関係しないので省略する。なお、上記した動作
は後述する詳細な動作説明により更に理解される
であろう。
ートランダムアクセスメモリRAMで構成される
レジスタフアイル２０が外付けされる。このレジ
スタフアイル２０は各種のワーキングストレージ
として用いられるものでマイクロプログラムから
も自由にアドレシングできる必要がある。この
為、前記レジスタフアイルのアドレシング信号が
セツトされるアドレスレジスタ２１が設けられて
いる。一方、マイクロプログラムを格納する制御
記憶装置２２から読出されたマイクロ命令はマイ
クロ命令レジスタ２３にセツトされる。前記マイ
クロ命令レジスタ２３に読出されるマイクロ命令
語は、その語構成からレジスタ、レジスタ演算型
命令、イミデイエイト演算型命令および特殊型命
令等に分類することができる。そして、本発明に
関係するレジスタ、レジスタ演算型命令の構成を
第２図に示している。第２図に示したレジスタ、
レジスタ演算型命令は演算の基本動作を指定する
オペレーシヨンフイールドOP４０（４ビツト）
と、演算の基本動作を実行するためのソースデー
タを格納している対象レジスタを指定するソース
フイールドＳ４１（４ビツト）と、オペレーシヨ
ンフイールドで指定した演算の基本動作を実行し
たのちの演算結果を格納するための対象レジスタ
を指定するデステイネーシヨンフイールドＤ４２
（４ビツト）と、拡張機能を指定するEXTフイー
ルド４３（５ビツト）およびソースフイールドＳ
４１、デステイネーシヨンフイールドＤ４２の入
力制御を行なう制御フイールド（ビツト１７、ビ
ツト１８（WFS）、ビツト１９（WFD））４４と
によつて構成されている。また、レジスタ、レジ
スタ演算型命令のオペレーシヨンフイールドOP
４０によつて指定される演算動作としては、
ADD、SUBTRACT、EXCLUSIVE OR、
AND、OR、LOAD、DECODE等がある。そし
て、前記したレジスタ、レジスタ演算型命令の場
合、論理演算部１０内のＡレジスタ１２の内容を
第１オペランドとし、ソースフイールドＳ４１で
指定されるレジスタ（レジスタフアイル２０の１
つ）の内容を第２オペランドとし、論理演算部１
０内の演算回路１４において、前記オペレーシヨ
ンフイールドOP４０で指定した演算を実行し、
その結果をデステイネーシヨンフイールドＤ４２
で指定されるレジスタ（レジスタフアイル２０の
１つ）に格納する。なお、EXTフイールド４３
は演算の詳細な指示をする部分となるもので、こ
のEXTフイールド４３の使用方法は本発明と直
接関係しないので省略する。なお、上記した動作
は後述する詳細な動作説明により更に理解される
であろう。
ところで、本発明の情報処理装置においてはレ
ジスタフアイル２０のアドレシング信号を直接供
給しているレジスタ２１へのアドレスセツト動作
に次のような特徴を有している。即ち、上記した
レジスタ、レジスタ演算型命令においては、第２
オペランドを格納している対象レジスタを指定す
るソースフイールドＳ４１はできるだけ速くレジ
スタ２１へセツトせしめることが望まれる。この
為、制御記憶装置２２から読出されるマイクロ命
令はマイクロ命令レジスタ２３にセツトされるも
のであるが、この動作と並行してソースフイール
ドＳ４１（ビツト８乃至ビツト１１）と、その制
御ビツトWFS（ビツト１８）は制御記憶装置２
２から直接セレクタ２４に供給されるようハード
ウエア的に構成されている。そして、前記制御ビ
ツトWFS（ビツト１８）によりセレクタ２４を
制御し、前記ソースフイールドＳ４１の内容（即
ち、読出しアドレス）を前記セレクタ２４を介し
てレジスタ２１にセツトするようになつている。
従つて、本発明によれば、マイクロ命令レジスタ
２３へのマイクロ命令のセツト動作と同時に、第
２オペランドを格納している対象レジスタを指定
するソースフイールドＳ４１（ビツト８乃至ビツ
ト１１）の内容がセレクタ２４を介してレジスタ
２１へセツトすることができる。なお、論理演算
部１０からの演算結果を格納するための対象レジ
スタを指定するデステイネーシヨンフイールドＤ
４２およびその制御ビツトWFD（ビツト１９）
はマイクロ命令レジスタ２３から出力され、それ
ぞれセレクタ３５へ供給されるよう構成されてい
る。そして、前記デステイネーシヨンフイールド
４２は制御ビツトWFD（ビツト１９）によりセ
レクタ３５から選択され、前記レジスタフアイル
２０へ書込みアドレスを供給するようになつてい
る。
ジスタフアイル２０のアドレシング信号を直接供
給しているレジスタ２１へのアドレスセツト動作
に次のような特徴を有している。即ち、上記した
レジスタ、レジスタ演算型命令においては、第２
オペランドを格納している対象レジスタを指定す
るソースフイールドＳ４１はできるだけ速くレジ
スタ２１へセツトせしめることが望まれる。この
為、制御記憶装置２２から読出されるマイクロ命
令はマイクロ命令レジスタ２３にセツトされるも
のであるが、この動作と並行してソースフイール
ドＳ４１（ビツト８乃至ビツト１１）と、その制
御ビツトWFS（ビツト１８）は制御記憶装置２
２から直接セレクタ２４に供給されるようハード
ウエア的に構成されている。そして、前記制御ビ
ツトWFS（ビツト１８）によりセレクタ２４を
制御し、前記ソースフイールドＳ４１の内容（即
ち、読出しアドレス）を前記セレクタ２４を介し
てレジスタ２１にセツトするようになつている。
従つて、本発明によれば、マイクロ命令レジスタ
２３へのマイクロ命令のセツト動作と同時に、第
２オペランドを格納している対象レジスタを指定
するソースフイールドＳ４１（ビツト８乃至ビツ
ト１１）の内容がセレクタ２４を介してレジスタ
２１へセツトすることができる。なお、論理演算
部１０からの演算結果を格納するための対象レジ
スタを指定するデステイネーシヨンフイールドＤ
４２およびその制御ビツトWFD（ビツト１９）
はマイクロ命令レジスタ２３から出力され、それ
ぞれセレクタ３５へ供給されるよう構成されてい
る。そして、前記デステイネーシヨンフイールド
４２は制御ビツトWFD（ビツト１９）によりセ
レクタ３５から選択され、前記レジスタフアイル
２０へ書込みアドレスを供給するようになつてい
る。
また、本発明の情報処理装置における、その他
の構成として次のようになつている。即ち、論理
演算部１０へのデータ入力バスとしてＢバス２５
が、また論理演算部１０からのデータ出力バスと
してＳバス２６が設けられている。そして論理演
算部１０からの出力データはＳバス２６、セレク
タ２７を介して前記レジスタフアイル２０に入力
される。またレジスタフアイル２０の他の入力デ
ータとしては主メモリから読出されたデータが同
じくセレクタ２７を介して入力される。この時の
セレクタの動作としては命令フエツチサイクルに
おいては主メモリからの入力データを選択し、そ
の他の時はＳバス２６からのデータを選択するよ
うになつている。なお、前記した主メモリからの
命令の読出しは、前記レジスタフアイル２０の１
部を命令バツフアとして用いられるとを意味する
もので、本発明と直接関係しないのでこれ以上の
説明は省略する。一方、レジスタフアイル２０の
出力データはセレクタ３０を介して前記Ｂバス２
５に出力され、更にＢバス２５は論理演算部１０
の入力端子へ接続されている。また、第１図に示
した実施例にはＳバス２６とセレクタ３０との間
に、プログラムステータスワードレジスタPSW
３１およびメモリアドレスレジスタMAR、ワー
キングレジスタWR（いずれも図示せず）等の各
種レジスタ類が存在し、セレクタ３２を介し前記
セレクタ３０に接続されているが、上記したハー
ドウエアの詳細は本発明と直接関係しないので省
略する。更にセレクタ３０の選択動作はマイクロ
命令レジスタ２３の制御ビツトWFS（ビツト１
８）の出力が“１”の時、レジスタフアイル２０
からの出力を選択するようになつている。更に論
理演算部１０からの出力はＳバス２６を介してレ
ジスタ３６にセツトすることができ、またセレク
タ２４を介してレジスタ２１へセツトすることが
できる。
の構成として次のようになつている。即ち、論理
演算部１０へのデータ入力バスとしてＢバス２５
が、また論理演算部１０からのデータ出力バスと
してＳバス２６が設けられている。そして論理演
算部１０からの出力データはＳバス２６、セレク
タ２７を介して前記レジスタフアイル２０に入力
される。またレジスタフアイル２０の他の入力デ
ータとしては主メモリから読出されたデータが同
じくセレクタ２７を介して入力される。この時の
セレクタの動作としては命令フエツチサイクルに
おいては主メモリからの入力データを選択し、そ
の他の時はＳバス２６からのデータを選択するよ
うになつている。なお、前記した主メモリからの
命令の読出しは、前記レジスタフアイル２０の１
部を命令バツフアとして用いられるとを意味する
もので、本発明と直接関係しないのでこれ以上の
説明は省略する。一方、レジスタフアイル２０の
出力データはセレクタ３０を介して前記Ｂバス２
５に出力され、更にＢバス２５は論理演算部１０
の入力端子へ接続されている。また、第１図に示
した実施例にはＳバス２６とセレクタ３０との間
に、プログラムステータスワードレジスタPSW
３１およびメモリアドレスレジスタMAR、ワー
キングレジスタWR（いずれも図示せず）等の各
種レジスタ類が存在し、セレクタ３２を介し前記
セレクタ３０に接続されているが、上記したハー
ドウエアの詳細は本発明と直接関係しないので省
略する。更にセレクタ３０の選択動作はマイクロ
命令レジスタ２３の制御ビツトWFS（ビツト１
８）の出力が“１”の時、レジスタフアイル２０
からの出力を選択するようになつている。更に論
理演算部１０からの出力はＳバス２６を介してレ
ジスタ３６にセツトすることができ、またセレク
タ２４を介してレジスタ２１へセツトすることが
できる。
第３図は上記した実施例におけるタイミング図
を示すものである。即ち、第３図ａは制御記憶装
置２２の出力信号を示し、同じくｂはマイクロ命
令レジスタ２３の出力信号を示し、同じくｃはア
ドレスレジスタ２１への入力信号を示し、同じく
ｄはアドレスレジスタ２１の出力信号を示し、同
じくｅはレジスタフアイル２０の読出し出力信号
を示す。以下、第３図のタイミング図を参照し、
本発明の情報処理装置における動作説明を行な
う。なお、動作説明の一実施例としてレジスタ、
レジスタ演算型命令によるADD命令（マイクロ
命令）の処理について以下に記述するが、
SUBTRACT、EXCLUSIVE OR、AND、
LOAD、DECODE等の各種命令による演算動作
についても同様に実施されることは云うまでもな
い。
を示すものである。即ち、第３図ａは制御記憶装
置２２の出力信号を示し、同じくｂはマイクロ命
令レジスタ２３の出力信号を示し、同じくｃはア
ドレスレジスタ２１への入力信号を示し、同じく
ｄはアドレスレジスタ２１の出力信号を示し、同
じくｅはレジスタフアイル２０の読出し出力信号
を示す。以下、第３図のタイミング図を参照し、
本発明の情報処理装置における動作説明を行な
う。なお、動作説明の一実施例としてレジスタ、
レジスタ演算型命令によるADD命令（マイクロ
命令）の処理について以下に記述するが、
SUBTRACT、EXCLUSIVE OR、AND、
LOAD、DECODE等の各種命令による演算動作
についても同様に実施されることは云うまでもな
い。
さて、上記ADD命令の処理手順を詳述する
と、先ず、T0のサイクル時間内で前記ADD命令
に対応するマイクロ命令語Ａが制御記憶装置２２
から出力されたものとする。既に説明したように
前記マイクロ命令語Ａはマイクロ命令レジスタ２
３にセツトされると同時、前記命令語Ａのソース
フイールドS1のリードアドレス（ビツト８乃至ビ
ツト１１）および制御ビツトWFS（ビツト１
８）は制御記憶装置２２から直接セレクタ２４へ
供給され、前記リードアドレスは前記セレクタ２
４を介してアドレスレジスタ２１にセツトされ
る。従つて、前記ADD命令に対応するマイクロ
命令語Ａがマイクロ命令レジスタ２３にセツトさ
れると同時に、第２オペランドを格納している対
象レジスタを指定するソースフイールドS1のアド
レス値はセレクタ２４を介してアドレスレジスタ
２１へセツトされることが理解できる。次のT1
サイクルでは前記マイクロ命令レジスタ２３から
マイクロ命令語Ａが出力され、ADD命令実行の
ための制御が行なわれる。またアドレスレジスタ
２１からもリードアドレス（ソースフイールドS1
のアドレス値）が出力され、前記アドレシング信
号により外付けしたレジスタフアイル２０を直接
駆動する。従つて、前記レジスタフアイル２０か
ら前記アドレシング信号に応答する情報（第２オ
ペランド）が読出され、T1サイクル間、論理演
算部１０の入力端子へＢバス２５を介して出力さ
れる。
と、先ず、T0のサイクル時間内で前記ADD命令
に対応するマイクロ命令語Ａが制御記憶装置２２
から出力されたものとする。既に説明したように
前記マイクロ命令語Ａはマイクロ命令レジスタ２
３にセツトされると同時、前記命令語Ａのソース
フイールドS1のリードアドレス（ビツト８乃至ビ
ツト１１）および制御ビツトWFS（ビツト１
８）は制御記憶装置２２から直接セレクタ２４へ
供給され、前記リードアドレスは前記セレクタ２
４を介してアドレスレジスタ２１にセツトされ
る。従つて、前記ADD命令に対応するマイクロ
命令語Ａがマイクロ命令レジスタ２３にセツトさ
れると同時に、第２オペランドを格納している対
象レジスタを指定するソースフイールドS1のアド
レス値はセレクタ２４を介してアドレスレジスタ
２１へセツトされることが理解できる。次のT1
サイクルでは前記マイクロ命令レジスタ２３から
マイクロ命令語Ａが出力され、ADD命令実行の
ための制御が行なわれる。またアドレスレジスタ
２１からもリードアドレス（ソースフイールドS1
のアドレス値）が出力され、前記アドレシング信
号により外付けしたレジスタフアイル２０を直接
駆動する。従つて、前記レジスタフアイル２０か
ら前記アドレシング信号に応答する情報（第２オ
ペランド）が読出され、T1サイクル間、論理演
算部１０の入力端子へＢバス２５を介して出力さ
れる。
一方、論理演算部１０内の入力選択回路１３は
第１オペランドのデータを記憶するＡレジスタ１
２の出力と、前記Ｂバス２５から入力されたレジ
スタフアイル２０からの第２オペランドのデータ
を選択する。そして、演算回路１４において、前
記第１オペランドのデータと第２オペランドのデ
ータとを加算し、その加算結果はマルチプレクサ
１５を介してＳバス２６に出力される。Ｓバス２
６からの加算結果は更にセレクタ２７を介してレ
ジスタフアイル２０へ供給される。レジスタフア
イル２０へ加算結果が供給される時には、既にマ
イクロ命令レジスタ２３から出力されたデステイ
ネーシヨンフイールドD1によるライトアドレス
（ビツト４乃至ビツト７）がセレクタ３５を介し
てレジスタフアイル２０が駆動されている。従つ
て、前記デステイネーシヨンフイールドＤによる
アドレシング信号で指定されたレジスタフアイル
２０の番地に加算結果を直ちに書込むことができ
る。上記によりADD命令の処理を終了するもの
であるが、T1サイクルにおける前記ADD命令の
実行と並行して、次のマイクロ命令語が制御記憶
装置２２から読出されている。次のマイクロ命令
語もまた上記レジスタ、レジスタ演算型命令であ
るような場合には、T1サイクル中に、そのソー
スフイールドS2（ビツト８乃至ビツト１１）のア
ドレシング信号を同時にアドレスレジスタ２０に
セツトする。このように、レジスタ、レジスタ演
算型命令が実行されるような場合には、その実行
サイクルの前段のサイクル中にレジスタフアイル
２０のリードアドレスをアドレスレジスタ２０に
セツトすることができる。従つて本発明の情報処
理装置によれば、レジスタ、レジスタ演算型命令
を１マイクロステツプで実行することができる。
第１オペランドのデータを記憶するＡレジスタ１
２の出力と、前記Ｂバス２５から入力されたレジ
スタフアイル２０からの第２オペランドのデータ
を選択する。そして、演算回路１４において、前
記第１オペランドのデータと第２オペランドのデ
ータとを加算し、その加算結果はマルチプレクサ
１５を介してＳバス２６に出力される。Ｓバス２
６からの加算結果は更にセレクタ２７を介してレ
ジスタフアイル２０へ供給される。レジスタフア
イル２０へ加算結果が供給される時には、既にマ
イクロ命令レジスタ２３から出力されたデステイ
ネーシヨンフイールドD1によるライトアドレス
（ビツト４乃至ビツト７）がセレクタ３５を介し
てレジスタフアイル２０が駆動されている。従つ
て、前記デステイネーシヨンフイールドＤによる
アドレシング信号で指定されたレジスタフアイル
２０の番地に加算結果を直ちに書込むことができ
る。上記によりADD命令の処理を終了するもの
であるが、T1サイクルにおける前記ADD命令の
実行と並行して、次のマイクロ命令語が制御記憶
装置２２から読出されている。次のマイクロ命令
語もまた上記レジスタ、レジスタ演算型命令であ
るような場合には、T1サイクル中に、そのソー
スフイールドS2（ビツト８乃至ビツト１１）のア
ドレシング信号を同時にアドレスレジスタ２０に
セツトする。このように、レジスタ、レジスタ演
算型命令が実行されるような場合には、その実行
サイクルの前段のサイクル中にレジスタフアイル
２０のリードアドレスをアドレスレジスタ２０に
セツトすることができる。従つて本発明の情報処
理装置によれば、レジスタ、レジスタ演算型命令
を１マイクロステツプで実行することができる。
第４図は上記したADD命令のマイクロステツ
プを示した図で、上記したようにマシンサイクル
T1において、ソースフイールドS1で指定したレ
ジスタフアイル２０の内容RFS1とＡレジスタ１
２の内容ARとが加算され、その加算結果がデス
テイネーシヨンフイールドで指定したレジスタフ
アイル２０のRFD1に格納される。
プを示した図で、上記したようにマシンサイクル
T1において、ソースフイールドS1で指定したレ
ジスタフアイル２０の内容RFS1とＡレジスタ１
２の内容ARとが加算され、その加算結果がデス
テイネーシヨンフイールドで指定したレジスタフ
アイル２０のRFD1に格納される。
第５図は本発明の他の実施例を示すものであ
る。第１図の実施例と変わつている点はアドレス
レジスタ３６がレジスタフアイル２０を直接駆動
するように接続されている。即ち、第１図に示し
たセレクタ２４とアドレスレジスタ２１と同一の
構成をセレクタ３５とアドレスレジスタ３６にも
適用した構成となつている。レジスタフアイル２
０を２ポートランダムアクセスメモリで構成した
場合、読出し動作は両アドレスレジスタ２１，３
６側から同時（又は別タイミングで）に行なえ、
書込み動作はアドレスレジスタ３６側のみで行な
うようになつている。従つてアドレスレジスタ３
６側からの読出し動作を速くする必要が生じる場
合、第５図に示した構成とすれば、第１図に示し
たアドレスレジスタ２１の使用方法と同様に実施
することができる。なお、アドレスレジスタ３６
で指定したレジスタフアイル２０からの出力デー
タは出力ライン３７を介して外部装置へ出力され
る。
る。第１図の実施例と変わつている点はアドレス
レジスタ３６がレジスタフアイル２０を直接駆動
するように接続されている。即ち、第１図に示し
たセレクタ２４とアドレスレジスタ２１と同一の
構成をセレクタ３５とアドレスレジスタ３６にも
適用した構成となつている。レジスタフアイル２
０を２ポートランダムアクセスメモリで構成した
場合、読出し動作は両アドレスレジスタ２１，３
６側から同時（又は別タイミングで）に行なえ、
書込み動作はアドレスレジスタ３６側のみで行な
うようになつている。従つてアドレスレジスタ３
６側からの読出し動作を速くする必要が生じる場
合、第５図に示した構成とすれば、第１図に示し
たアドレスレジスタ２１の使用方法と同様に実施
することができる。なお、アドレスレジスタ３６
で指定したレジスタフアイル２０からの出力デー
タは出力ライン３７を介して外部装置へ出力され
る。
以上説明のように本発明の情報処理装置によれ
ば、実行サイクルの前段のサイクルにおいて、レ
ジスタフアイルのアドレシング信号をアドレスレ
ジスタにセツトすることができ、実行サイクルで
は直ちに演算動作が行なうことができる。即ち、
マイクロステツプの長さ（時間）を短縮すること
ができ１マイクロステツプで、レジスタ、レジス
タ演算型命令を実行することができる。
ば、実行サイクルの前段のサイクルにおいて、レ
ジスタフアイルのアドレシング信号をアドレスレ
ジスタにセツトすることができ、実行サイクルで
は直ちに演算動作が行なうことができる。即ち、
マイクロステツプの長さ（時間）を短縮すること
ができ１マイクロステツプで、レジスタ、レジス
タ演算型命令を実行することができる。
第１図は本発明の情報処理装置の一実施例の構
成を示すブロツク図、第２図は本発明に用いられ
るマイクロ命令語の構成を示す図、第３図は第１
図に示した情報処理装置のタイミング図、第４図
は本発明の動作の一例であるADD命令のマイク
ロステツプを示す図、第５図は本発明の他の実施
例を示すブロツク図である。 １０……論理演算部、２０……２ポートランダ
ムアクセスメモリ（レジスタフアイル）、２１…
…アドレスレジスタ、２２……制御記憶装置、２
３……マイクロ命令レジスタ、２４，２７，３
０，３５……セレクタ、２５……Ｂバス、２６…
…Ｓバス。
成を示すブロツク図、第２図は本発明に用いられ
るマイクロ命令語の構成を示す図、第３図は第１
図に示した情報処理装置のタイミング図、第４図
は本発明の動作の一例であるADD命令のマイク
ロステツプを示す図、第５図は本発明の他の実施
例を示すブロツク図である。 １０……論理演算部、２０……２ポートランダ
ムアクセスメモリ（レジスタフアイル）、２１…
…アドレスレジスタ、２２……制御記憶装置、２
３……マイクロ命令レジスタ、２４，２７，３
０，３５……セレクタ、２５……Ｂバス、２６…
…Ｓバス。
Claims (1)
- 【特許請求の範囲】 １ 制御記憶装置に格納されたマイクロ命令をマ
イクロ命令レジスタに読出し、前記マイクロ命令
レジスタに読出された内容により演算処理が実行
されるデータ処理システムにおいて、論理演算機
能素子によつて構成された論理演算部と、この論
理演算部に外付けされた２ポートランダムアクセ
スメモリで構成されたレジスタフアイルと、リー
ドアドレスがセツトされるアドレスレジスタによ
つて前記レジスタフアイルを直接駆動する手段
と、前記制御記憶装置から読出されたマイクロ命
令を前記マイクロ命令レジスタにセツトすると同
時にマイクロ命令語中の特定フイールドを前記ア
ドレスレジスタにセツトできる手段とを具備し、
前記アドレスレジスタからのアドレシング信号に
応答して前記レジスタフアイルから読出された情
報を前記論理演算部へ供給することを特徴とする
情報処理装置。 ２ 前記特定フイールドとは演算の基本動作を実
行するためのソースデータを格納している対象レ
ジスタのアドレスを指定するソースフイールドで
あることを特徴とする特許請求の範囲第１項記載
の情報処理装置。 ３ 論理演算部は内部レジスタからの出力を第１
オペランドとし、前記レジスタフアイルからの出
力を第２オペランドとして、前記マイクロ命令語
中のオペレーシヨンフイールドで指定された演算
動作を実行し、その演算結果を前記レジスタフア
イルへ出力することを特徴とする特許請求の範囲
第１項記載の情報処理装置。 ４ 演算の基本動作を実行した演算結果を格納す
るための対象レジスタのアドレスを指定するマイ
クロ命令語中のデステイネーシヨンフイールドは
マイクロ命令レジスタから読出し、前記デステイ
ネーシヨンフイールドによるアドレシング信号に
よりレジスタフアイルを駆動する手段を具備し、
論理演算部から出力された演算結果を前記アドレ
シング信号によつて指定された前記レジスタフア
イルのアドレスに書込むことを特徴とする特許請
求の範囲第１項記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1035679A JPS55103648A (en) | 1979-02-02 | 1979-02-02 | Information processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1035679A JPS55103648A (en) | 1979-02-02 | 1979-02-02 | Information processing unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55103648A JPS55103648A (en) | 1980-08-08 |
| JPS6218934B2 true JPS6218934B2 (ja) | 1987-04-25 |
Family
ID=11747889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1035679A Granted JPS55103648A (en) | 1979-02-02 | 1979-02-02 | Information processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55103648A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08180766A (ja) * | 1994-12-24 | 1996-07-12 | Zexel Corp | スイッチ装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2545798B2 (ja) * | 1986-06-03 | 1996-10-23 | ソニー株式会社 | デイジタル信号処理回路 |
-
1979
- 1979-02-02 JP JP1035679A patent/JPS55103648A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08180766A (ja) * | 1994-12-24 | 1996-07-12 | Zexel Corp | スイッチ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55103648A (en) | 1980-08-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4780819A (en) | Emulator system utilizing a program counter and a latch coupled to an emulator memory for reducing fletch line of instructions stored in the emulator memory | |
| US3972025A (en) | Expanded memory paging for a programmable microprocessor | |
| JPS62197830A (ja) | デ−タ処理システム | |
| US5497459A (en) | System for testing instruction queue circuit and central processing unit having the system | |
| JPS6297036A (ja) | 計算機システム | |
| JPS623461B2 (ja) | ||
| JPH03233630A (ja) | 情報処理装置 | |
| JP2690406B2 (ja) | プロセッサおよびデータ処理システム | |
| EP0325226B1 (en) | Information processing apparatus and method | |
| JPS6218934B2 (ja) | ||
| JP2680828B2 (ja) | ディジタル装置 | |
| JPH0588884A (ja) | 状態モード設定方式 | |
| JPH03271829A (ja) | 情報処理装置 | |
| JPH0222413B2 (ja) | ||
| JP2731618B2 (ja) | エミュレータ | |
| JP2883488B2 (ja) | 命令処理装置 | |
| JP2883489B2 (ja) | 命令処理装置 | |
| JPH01116702A (ja) | シーケンスコントローラ | |
| JPH0561660B2 (ja) | ||
| JPS62245439A (ja) | シンボリツク処理システムおよび方法 | |
| JPS6229813B2 (ja) | ||
| JPS60193046A (ja) | 命令例外検出方式 | |
| JPS619733A (ja) | テスト装置 | |
| JPH0793177A (ja) | エミュレーションチップ及びインサーキットエミュレー タ | |
| JPS6051735B2 (ja) | 中央処理装置 |