JPS60254186A - デイスプレイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　発明の技術分野 本発明はラスタスキャン方式のディスプレイ装置に係り
、特にフレームメモリから表示データを一括して読み出
す一括読み出しの期間と、ＣＰＵから画面消去やスクロ
ール等の画面操作のために行うメモリ操作期間の割り当
てにおける。メモリ操作期間の割り当て比の改善（増大
）に関する。

（２）　技術の背景 コンピュータの端末などに用いられるディスプレイ装置
は、ディスプレイ専用のフレームメモリを有し、その内
容を２０ｍ５ｅｃ程度の周期（フレーム周期と呼ぶ）で
次々に書き換え２表示を行うことによって画面表示を行
うものが一般的である。この場合、フレームメモリから
ディスプレイ画面への表示データの読み出し動作、及び
ＣＰＵによるフレームメモリ内の表示データの書き換え
動作をいかに効率よく、かつ迅速に行うかがディスプレ
イ装置の性能を決定する。

（３）　従来技術と問題点 上記のような方式による従来のディスプレイ装置は、デ
ィスプレイ画面を例えば横５１２．縦３５２の画素と呼
ばれる格子領域に分割しそれぞれの画素に対して例えば
１ビツトを割り当て、“１”ならばその画素を光らせ、
“０”ならば光らせないというようにしてディスプレイ
を行う。そのための表示データを一次的に記憶させるの
がフレームメモリであり、フレームメモリはディスプレ
イ画面の１画面分の画素数に対応して、上記例の場合５
１２　Ｘ　３５２ビツトのメモリ容量を持っている。そ
してＣＰＵはまずフレームメモリに表示データを書き込
む。その後、フレームメモリから１画素分ずつ順に表示
データを読み出しディスプレイ画面に与える。この場合
、一般にディスプレイ画面上では画面の左上の画素から
横方向に順に表示を行い、各横１列（ｌラスタと呼ぶ）
の表示が終わる毎に１ラスタ下の表示を行う。そして１
ラスタ（５１２画素）の表示は５６μｓｅｃ　（５６Ｘ
　１０−６秒）程度を１周期（水平同期周期と呼ぶ）と
して行い。

これにより１画面分の表示のための１フレ一ム周期は５
６μ５ｅｃＸ３５２ラスタに余裕のための時間を加え２
０ｍ５ｅｃ　（２０ｘ　ｔｏ−”秒）程度となる。すな
わち２０ｍ５ｅｃでフレームメモリから１画面分のすべ
ての表示データが読み出され、ディスプレイ画面に表示
される。そして１画面分の表示が完了したら再びフレー
ムメモリの最初のアドレスから読み出しを繰り返す。こ
のように２０ｍ５ｅｃ程度を１フレ一ム周期として高速
に走査を行うことによって、視覚的に連続な画面表示を
可能としており、この方式はラスタスキャン方式と呼ば
れている。このような方式の場合、１ラスクの表示にお
いてフレームメモリから１ラスク分（５１２ビツト）の
表示データをシリアルデータとして順に読み出し、ディ
スプレイ画面に供給するのに必要な時間は、１ラスクの
表示のための１水平開期周期５６μｓｅｃの９０％以上
を占めている。従ってフレームメモリからディスプレイ
画面へ表示データの読み出し操作が行われている時間は
、各ラスタ表示における水平同期周期の１０％弱の時間
と、各フレーム周期における余裕時間（２０ｍｓｅｃ　
−５６μｓｅｃ　Ｘ　３５２ラスタ）のみである。第１
図にその様子を示す。第′１図は横方向１ラスタの表示
操作のための時間、すなわち１水平開期周期が５６μｓ
ｅｃであり、各ラスタずつ走査してゆき縦方向に上から
下まで３５２ラスクの表示操作が終わるまでの時間、す
なわち１フレ一ム周期が２０ｍ５ｅｃであることを表わ
している。このうちフレームメモリからディスプレイ画
面へ表示データの読み出し操作が行われている時間は斜
線部を占めている。斜線部以外の部分はフレームメモリ
からの表示データの読み出し操作は行われておらず１画
面の水平・垂直同期と帰線消去のためなどに用いられる
が、その時間は全体の動作時間の高々１０％程度しか残
っていない。一方、ＣＰＵがフレームメモリに対して表
示データの読み出しや書き換えなどのメモリ操作を行う
場合、フレームメモリからディスプレイ画面へ表示デー
タが読み出されている第１図の斜線部の時間内はＣＰＵ
はフレームメモリに対してメモリ操作を行えないため、
このメモリ操作のために使える時間は第１図の斜線部の
時間以外の１０％程度の時間に限られてしまう。このよ
うな状況において例えばｃＰＵによってフレームメモリ
内の１画面分の表示データを消去することを考えてみる
。このためにｃＰＵが必要とする実効的な時間は一般に
０．１　ｓｅｃ程度であるが、ＣＰＵが使える時間が全
体の１０％程度なので、実際には１画面分の表示データ
の消去には１　ｓｅｃ程度かかってしまう。そしてこの
間にも２０ｍ５ｅｃのフレーム周期でフレームメモリか
らディスプレイ画面へ繰り返し表示データが読み出され
るため、ＣＰＵがフレームメモリに対して表示データの
消去を行っているｌ　ｓｅｃ程度の間はフレームメモリ
からディスプレイ画面へ読み出される表示データは消去
途中のデータとなっている。このためこの間はディスプ
レイ画面がちらついてしまうなどの問題点があった。こ
のような問題はＣＰＵからフレームメモリに対して行う
他のメモリ操作の場合にも生じ、メモリ操作のための時
間が十分に確保できないために十分な画面操作速度を得
られないという大きな欠点があった。

このような問題点を解決するだめの一方式として、フレ
ームメモリを２画面分用意し、ＣＰＵがメモリ操作を行
うフレームメモリを独立にし、メモリ操作が終わったら
そちらのフレームメモリに表示を切り換えるという・よ
うな方式が考えられるが、フレームメモリを２画面分用
意しなければならずコストが非常に高くつくという問題
点があった。

また他の一方式として、ｃｐｕによるメモリ操作と１画
面表示のための読み出し操作とを一周期毎に交互に行う
方式も提案されているが、２つの操作を交互に行うため
に同期をとる必要が生じ。

例えば代表的なＣＰＵとしてインテル社の１６ビソトマ
イクロプロセソサｉ　８０Ｂ６などではメモリ操作を非
同期で行うため２画面表示と同期をとるための複雑な回
路を必要とする欠点を有し、実用化された例はほとんど
ないのが現状である。

（４）　発明の目的 本発明は上記問題点を除くために、フレームメモリとデ
ィスプレイ画面との間にバッファメモリを用意し、フレ
ームメモリからバッファメモリに表示ディスプレイを高
速に読み出すことにより。

フレームメモリが表示データの読みだしに占有される時
間を短縮し、それによってＣＰＵのメモリ操作時間を増
すことができ、高速な画面操作を可能とするディスプレ
イ装置を提供することを目的とする。

（５）　発明の構成 ディスプレイ画面に表示するための表示データを記憶す
るフレームメモリを有するディスプレイ装置において、
前記フレームメモリに接続され表示データを一時的に記
憶する記憶手段と、前記フレームメモリから一定容量ず
つ表示データを読み出し前記記憶手段に高速に書き込む
書き込み手段と、前記記憶手段に記憶された表示データ
を順次前記ディスプレイ画面へ出力する読み出し手段と
。

前記書き込み手段によって前記フレームメモリから前記
記憶手段へ表示データの書き込みが行われていない期間
はフレームメモリを外部装置に接続する制御手段を有す
ることを特徴とするディスプレイ装置。

（６）　発明の実施例 以下１本発明の実施例について詳細に説明を行う。

第２図は本発明によるディスプレイ装置の全体的な構成
図である。ディスプレイ制御回路１はＣＰＵ２と相互に
接続され、ディスプレイ制御回路１からＣＰＵ、’２へ
は待機信号１−１が供給され。

逆方向へはメモリ操作要求信号２−１が供給される。ま
たディスプレイ制御回路１は表示アドレス発生回路３及
びアドレス選択回路４に接続され。

それぞれアドレス発生タイミング信号１−２及びアドレ
ス選択信号１−３を供給すする。さらにディスプレイ制
御回路１はラインバッファ６に接続され、Ｗき込み信号
１−４及び読み出し信号１−５を供給する。加えてディ
スプレイ制御回路１はシフトレジスタ７に接続され、変
換クロック１−６を供給する。ＣＰＵ２及び表示アドレ
ス発生回路３はアドレス選択回路に接続され、それぞれ
アドレス信号２−２及び３−１を供給する。アドレス選
択回路４はフレームメモリ５区゛接続され、アドレス信
号４−１を供給する。またＣＰＵ′２−はフレームメモ
リ５と相互に接続され、データ信号２−３をやりとりす
る。フレームメモリ５はラインバッファ６に接続され１
表示データ５−１を供給する。ラインバッファ６はシフ
トレジスタ７に接続され９表示データ６−１を供給する
。シフトレジスタ７からはディスプレイ画面へのシリア
ル表示データ７−１が出力される。

以上のような構成のディスプレイ装置の動作について第
３図のタイムチャートを用いながら説明を行う。まず、
ディスプレイ画面は横（１ラスタ）５１２画素×縦３５
２ラスタから構成されている。そして１画素に１ビツト
が割り当てられ、フレームメモリ５は５１２Ｘ　３５２
ビツトのメモリ容量を持つとする。そしてフレームメモ
リ５では表示データは１ワード−１６ビツトとしてワー
ド単位で記憶されているとする。さらにラインバッフプ
ロはディスプレイ画面の１ラスタ分に対応し、５１２ビ
ツト＝３２ワードのメモリ容量を持ち、フレームメモリ
５からラインバッファ６へ読み出される表示データ５−
１は１ワードずつ３２ワード一括して読み出されるとす
る。またラインバッファ６に一時記憶された３２ワード
の表示データは、１ワードずつの表示データ６−１とし
て１ワ一ド分のバッファ容量を持つシフトレジスタ７に
出力され、各ワード毎にシリアル表示データ７−１とし
てディスプし・イ画面へ出力される。

今、ディスプレイ画面における１ラスタの表示動作はデ
ィスプレイ制御回路１において生成される水平同期信号
Ｈ５ＹＮＣによって制御され、その周期を５６／ｊ　ｓ
ｅｃとする（第３図（ａ））　、　Ｈ３ＹＮＣの立ち上
がりに同期して、まずアドレス選択信号１−３が１０μ
ｓｅｃの間立ち上がる（第３図（ｂ））。この時間を表
示データの一括読み出し期間とする。この信号が立ち上
がっている場合、アドレス選択回路４は表示アドレス発
生回路３からのアドレス信号１−１を選択する（第３図
（Ｃ））。この間表示アドレス発生回路３においてはデ
ィスプレイ制御回路１からのアドレス発生タイミング信
号１−２に同期して、フレームメモリ５における１ラス
タ一３２ワード分の表示データのアドレス信号３−１を
次々に発生する。これによってフレームメモリ５がらは
１ラスタ一３２ワード分の表示データが１ワードずつの
表示データ５−１として次々に読み出される。このよう
にして読み出された表示データ５−１は書き込み信号１
−４よってラインバッファ６に書き込まれる。書き込み
信号１−４は表示データの一括読み出し期間１０ｐ　ｓ
ｅｃの間において。

０、３　ｐ　ｓｅｃ周期の３２個のパルス（＝９．６μ
５ｅｃ）として発生される（残り０．４μｓｅｃは前後
の処理時間である）（第３図（ｄ））。この信号は当然
フレームメモリ５からの表示データ５〜１の読み出しタ
イミングと同期している。このようにして表示データの
一括読み出し期間１０μｓｅｃの間に１ラスタ一３２ワ
ード分の表示データがフレームメモリ５からラインバッ
ファ６へ高速に読み出される。以上によって表示データ
の一括読み出し期間が終了すると、アドレス選択信号１
−３は立ち下がり（第３図（ｂｌ）、アドレス選択回路
４はＣＰＵ２からのアドレス信号２−２を選択する（第
３図（Ｃ））。

これによってフレームメモリ５はＣＰＵ２に接続され、
水平同期周期５６μｓｅｃから表示データの一括読み出
し期間１０μｓｅｃを除いた残りの４６μｓｅｃの期間
、ＣＰＵ２がフレームメモリ５に対してデータ信号２−
３によってメモリ操作を行うことができる。ここでＣＰ
Ｕ２がもし表示データの一括読み出し期間１０μｓｅｃ
の間にメモリ操作要求信号２−１をディスプレイ制御回
路１に出した場合。

ディスプレイ制御回路１は表示データの一括読み出し期
間が終了するまで待機信号１−１をＣＰＵ２に出力し、
ＣＰＵ２を待機させる。そして表示データの一括読み出
し期間が終了したら待機信号１−１を解除し、上記メモ
リ操作に入る。このように１水平開期周期５６μｓｅｃ
のうち、フレームメモリ５が１ラスタ分の表示データの
読み出しに占有される時間は１０μｓｅｃ足らずであり
、残り４６μｓｅｃの期間はＣＰＵ２によるメモリ操作
のために占有することができる。次にラインバッファ６
に読み出された１ラスタ＝３２ワ一ド分の表示データは
、ただちにシフトレジスフに出力される。このためライ
ンバッファ６は書き込みと読み出しを同時に行える２ポ
ートメモリを使用する。この場合シフトレジスタ７に出
力するための読み出し信号１−５は１．６μｓｅｃ周期
の３２個のパルス（第３図（ｅ））である。そして、ま
ず最初の読み出しパルスによって最初の１ワードの表示
データ６−１がシフトレジスタ７に入力し、続けてシフ
トレジスタ７は変換クロック１−６によって、１ワ一ド
分の並列表示データを１６ビツトのシリアル表示データ
７−１に変換して１．６μｓｅｃの間にディスプレイ画
面に出力する。この動作を３２ワード分繰り返すことに
よって１水平開期周期５６μｓｅｃの間に１うスター５
１２ビツト分のシリアル表示データ７−１をディスプレ
イ画面に供給する（第３図（ｆ））。以上、ラインバッ
ファ６からの表示データの出力動作は、ＣＰＵ２による
フレームメモリ５へのメモリ操作とは全く独立にディス
プレイ制御回路１の制御によって行うことができる。こ
のようにしてｌラスタ分の表示データの出力が終了する
と５次の１ラスタ分の水平同期周期になり、対応するフ
レームメモリ５のアドレスが指定され、同様の動作が繰
り返される。そして３５２ラスタ分の表示データの出力
が終了すると１画面分の表示を終了し。

５６μｓｅｃ　Ｘ　３５２う久り（約１９．７ｍ５ｅｃ
）の時間に余裕時間を加え＋　２０ｍ５ｅｃのフレーム
周期に調整した後、再びフレームメモリ５の最初のアド
レスからの表示データの読み出し動作を繰り返す。

第４図は本実施例における効果を説明するための図であ
る。この図の意味は従来説明における第１図の場合と全
く同様である。従来のディスプレイ装置においては第１
図に示したようにフレームメモリがディスプレイ画面へ
の表示データの読み出し操作に占有される時間は全体の
９０％近くであった。これに対して本実施例によると第
４図に示すように上記占有時間は全体の２０〜２５％程
度にすぎない。これは前記したように各ラスタにおける
水平同期周期５６μｓｅｃのうちフレームメモリが表示
データの読み出し操作に占有される時間は１０μｓｅｃ
程度にすぎないからである。従って残りの７５〜８０％
の時間をＣＰ’Ｕによるフレームメモリに対する表示デ
ータの書き換えや消去などのメモリ操作に割り当てるこ
とができ１画面操作速度を大幅に向上させることができ
る。

一例として１ワード−１６画素の表示データの消去に対
してＣＰＵのメモリ操作が１０μｓｅｃ要すると仮定し
た場合の従来方式との比較を行ってみる。

いま、フレーム周期は２０ｍ５ｅｃ＋表示画面は５１２
×３５２画素のディスプレイとする。この時１画面分を
消去するのに必要なフレーム数Ｆは次式のようになる。

この式において、１フレーム当たりのＣＰＵメモリ操作
割り当て時間は従来方式では１フレ一ム周期の高々１０
％程度なので約２ｍ５ｅｃであり１本実施例においては
悪く見ても１フレ一ム周期の約７５％なので約１５ｍ５
ｅｃとなる。従って各々の上記Ｆの値は。

＝５６（フレーム） ＝８　（フレーム） となり１時間に換算すれば。

従来方式　２０ｍ５ｅｃＸ　５６＝　１１２０　（ｍ５
ｅｃ）本実施例　２０ｍ５ｅｃｘ　８　＝　１６０　（
ｍｓｅｃ）となる。従って１画面分を消去するのに従来
方式では１　ｓｅｃ以上かかっていたのが２本実施例で
は１６０ｍ５ｅｃ足らずで済み、これによって画面消去
時におけるちらつきなどをなくすことができる。また他
の書き換えなどのメモリ操作も本発明によれば従来の７
〜８倍の操作速度で行うことができる。

以上２本発明によれば１ラスタ分の表示データをフレー
ムメモリから高速に読み出して一時記憶させてお（ライ
ンバ・７フアを設けることにより。

フレームメモリが表示データの読み出しに占有される時
間を短縮することができる。

なお２本実施例においてはラインバッファの容量を１ラ
スタ分としたが、コストパフォーマンスとの関連から数
ラスタ分としてもよいことは明らかである。また、１ラ
スタは５１２ビツトとし１ワード（１６ビツト）単位で
動作を行わせたが、これに限られるものではないことも
明らかである。

（７）　発明の効果 本発明によれば、２表示データをフレームメモリから高
速に読み出して一時記憶させておくラインバッファを設
け、かつこのラインバッファにおける書き込みと読み出
しの動作を独立して行う手段を設けることにより、フレ
ームメモリが表示データの読み出しに占有される時間を
短縮でき、これによってＣＰＵによるフレームメモリへ
のメモリ操作の割り当てを増やすことができ１画面操作
速度を向上させることが可能となる。

【図面の簡単な説明】

第１図は従来のディスプレイ装置の問題点を説明するた
めの図、第２図は本発明によるディスプレイ装置の全体
的な構成図、第３図は本発明によるディスプレイ装置の
動作タイミングチャート第４図は本発明によるディスプ
レイ装置の効果を説明するための図である。 １・・・ディスプレイ制御回路、　２・・・ＣＰＵ、　
３・・・表示アドレス発生回路４・・・アドレス選択回
路、　５・・・フレームメモリ、　６・・・ラインバッ
ファ。 ７・・・シフトレジスタ、　１−１・・・待機信号、　
１−２・・・アドレス発生タイミング信号、　１−３・
・・アドレス選抜信号。 １−４・・・書き込み信号、　１−５・・・読み出し信
号、　１−６・・・変換クロック。 ２−１・・・メモリ操作要求信号、　２−２゜３−１．
４−１・・・アドレス信号、　２−３・・・データ信号
、　’５−１．６−１・・・表示データ、　７−１・・
・シリアル表示データ 第１図 、４１５　＝Ｉ　ｘｌｏ−６Ｗ ｍｓ＝ｌＸＩＱ　牧 第２図

Claims (2)

【特許請求の範囲】
1. （１）　ディスプレイ画面に表示するための表示データ
   を記憶するフレームメモリを有するディスプレイ装置に
   おいて、前記フレームメモリに接続され表示データを一
   時的に記憶する記憶手段と。 前記フレームメモリから一定容量ずつ表示データを読み
   出し前記記憶手段に高速に書き込む書き込み手段と、前
   記記憶手段に記憶された表示データを順次前記ディスプ
   レイ画面へ出力する読み出し手段と、前記書き込み手段
   によって前記フレームメモリから前記記憶手段へ表示デ
   ータの書き込みが行われていない期間はフレームメモリ
   を外部装置に接続する制御手段を有することを特徴とす
   るディスプレイ画面。
2. （２）　前記フレームメモリから前記記憶手段に書き込
   まれる表示データの容量は前記ディスプレイ画面の１ラ
   スタ分であり、前記記憶手段から前記ディスプレイ画面
   への表示データの順次出力は１水平開期周期以内に行わ
   れ、前記フレームメモリに接続される外部装置はＣＰＵ
   であり、該ｃＰＵに前記フレームメモリが接続されてい
   る期間は前記ＣＰＵが前記フレームメモリに対してメモ
   リ操作を行うことを特徴とする特許請求の範囲第１項記
   載のディスプレイ装置。