JPS60254210A - デイジタルサ−ボ装置 - Google Patents
デイジタルサ−ボ装置Info
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- JPS60254210A JPS60254210A JP59112478A JP11247884A JPS60254210A JP S60254210 A JPS60254210 A JP S60254210A JP 59112478 A JP59112478 A JP 59112478A JP 11247884 A JP11247884 A JP 11247884A JP S60254210 A JPS60254210 A JP S60254210A
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- speed
- phase
- speed control
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/18—Controlling the angular speed together with angular position or phase
- H02P23/186—Controlling the angular speed together with angular position or phase of one shaft by controlling the prime mover
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Velocity Or Acceleration (AREA)
- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、位相同期引込み対策を施こしたディジタルサ
ーボ装置に関するものである。
ーボ装置に関するものである。
従来、ディジタルサーボ装置として、第１図に示すもの
があった。図において、■はタイミングパルス発生回路
、２は３人力ＮＯＲゲート回路、３はｍビット２進カウ
ンタ、４は（ｎ＋１）入力ＮＯＲゲート回路、５は（ｍ
−ｎ）入力ＯＲゲート回路、６はｎ段のゲート群、７は
ｎビソトラソ子回路、８はパルス幅変調（以下ＰＷＭと
称す）回路、９はＮＯＲゲ−１−回路であり、以上の構
成により回転体の回転速度の基準速度に対する誤差を検
出出力する速度制御装置３１が構成されている。また１
０はタイミングパルス発生回路、１１はにビット２カウ
ンタ、１２はゲート信号発生回路、１３と１４は１段の
ゲート群、１５はｐビットラッチ回路、１６はＰＷＭ回
路であり、以上の構成により回転体の回転位相の基準位
相に対する位相差を検出する位相制御装置３２が構成さ
れている。
があった。図において、■はタイミングパルス発生回路
、２は３人力ＮＯＲゲート回路、３はｍビット２進カウ
ンタ、４は（ｎ＋１）入力ＮＯＲゲート回路、５は（ｍ
−ｎ）入力ＯＲゲート回路、６はｎ段のゲート群、７は
ｎビソトラソ子回路、８はパルス幅変調（以下ＰＷＭと
称す）回路、９はＮＯＲゲ−１−回路であり、以上の構
成により回転体の回転速度の基準速度に対する誤差を検
出出力する速度制御装置３１が構成されている。また１
０はタイミングパルス発生回路、１１はにビット２カウ
ンタ、１２はゲート信号発生回路、１３と１４は１段の
ゲート群、１５はｐビットラッチ回路、１６はＰＷＭ回
路であり、以上の構成により回転体の回転位相の基準位
相に対する位相差を検出する位相制御装置３２が構成さ
れている。
また２２は３人力ＯＲゲート、２３はｎ入力ＮＯＲゲー
ト回路、２４はＤフリップフロップであり、以上の構成
により速度制御範囲外情報である位相同期引込信号の作
成回路が構成され、また１７、ＩＢ、１９は２人力ＮＯ
Ｒゲート回路、２０はインバータ回路、２１はパルス発
生器であり、以上の構成により上記位相制御装置３２か
らの位３が構成されている。
ト回路、２４はＤフリップフロップであり、以上の構成
により速度制御範囲外情報である位相同期引込信号の作
成回路が構成され、また１７、ＩＢ、１９は２人力ＮＯ
Ｒゲート回路、２０はインバータ回路、２１はパルス発
生器であり、以上の構成により上記位相制御装置３２か
らの位３が構成されている。
次に動作について説明する。
まず、回転体を基準信号に位相同期して回転駆動せしめ
るディジタルサーボ装置の動作原理について説明する。
るディジタルサーボ装置の動作原理について説明する。
第２図、第３図は第１図のディジタルサーボ装置の速度
制御装置３１及び位相制御装置３２のある時刻（１＝０
）において電源が投入された時、即ち起動時及び速度制
御範囲以外の高速時における各部の波形図である。
制御装置３１及び位相制御装置３２のある時刻（１＝０
）において電源が投入された時、即ち起動時及び速度制
御範囲以外の高速時における各部の波形図である。
まず初めに速度制御装置３１の動作原理について、第２
図を参照しながら説明する。なお第２図のｆｌはカウン
タ３の計数動作を、ｊｌはｎ段のゲート群６の出力を、
ｋｌはｎビットラッチ回路７の出力をアナログ的に表示
したものである。
図を参照しながら説明する。なお第２図のｆｌはカウン
タ３の計数動作を、ｊｌはｎ段のゲート群６の出力を、
ｋｌはｎビットラッチ回路７の出力をアナログ的に表示
したものである。
タイミングパルス発生回路１はクロックパルスａ１を用
いてＦＧ信号ｂ１と同期した信号Ｃ１を発生する。また
上記タイミング発生回路１は信号Ｃ１と一定時間の位相
差を有する信号ｄ１．ｅ１を発生する。上記信号Ｃ１は
ｎ段のゲート群６を介した上記ｍビット２進カウンタ３
の下位ｎビ・ノドの計数値をｎビットランチ回路７に記
憶させるためのランチパルスであり、上記信号ｄ１は上
記ｎビットラッチ７が上記ｍビット２進カウンタ３の下
位ｎビットの計数値を記憶する間、上記クロックパルス
を禁止する速度誤差カウンタ停止信号であり、上記信号
ｅ１は上記ｍビット２進カウンタ３をプリセットするた
めのプリセットパルスである。
いてＦＧ信号ｂ１と同期した信号Ｃ１を発生する。また
上記タイミング発生回路１は信号Ｃ１と一定時間の位相
差を有する信号ｄ１．ｅ１を発生する。上記信号Ｃ１は
ｎ段のゲート群６を介した上記ｍビット２進カウンタ３
の下位ｎビ・ノドの計数値をｎビットランチ回路７に記
憶させるためのランチパルスであり、上記信号ｄ１は上
記ｎビットラッチ７が上記ｍビット２進カウンタ３の下
位ｎビットの計数値を記憶する間、上記クロックパルス
を禁止する速度誤差カウンタ停止信号であり、上記信号
ｅ１は上記ｍビット２進カウンタ３をプリセットするた
めのプリセットパルスである。
ｍビット２進カウンタ３の計数動作にあたっては、第２
図のｆｌに示す如＜ＦＧ信号ｂ１と同期したブリセント
パルスｅ１によってｍビット２進カウンタ３はリセット
され、その直後から計数を開始する。そしてｍビット２
進カウンタ３の計数値ｆ１が２ｍ２ｎとなれば、ＯＲゲ
ート５の出力１１によりｎ段のゲート群６は開き、ｍビ
ット２進カウンタ３の下位ｎビットの計数値を出力する
。またｍビット２進カウンタ３の計数値ｆ１が最大値２
ｍ−１になれば、ＮＯＲゲート４の出力ｇによりＮＯＲ
ゲート２を閉じ、ｍビット２進カウンタ３の計数動作を
停止させ、ｎ段のゲート群６の出力ｊ１は２ｎ−１とな
る。そしてプリセントパルスｅ１によりｍビット２進カ
ウンタ３がプリセットされる直前のｎ段ゲート段６の出
力ｊ１がラッチパルスＣ１によってｎビットラッチ７に
記憶される。この場合、ＦＧ信号ｂ１が中心周波数のと
き、即ちラッチパルスＣ１及びプリセットパルスｅ１が
中心周波数のときにラッチパルスＣ１によってｎビット
ラッチ７に記憶される時点のｎｏ−り 段ゲート群６の出力が２ 、即ちｍビット２進カウンタ
３の計数値ｆ１が２ｍ−２（′Ｌ−１がなるように上記
クロックパルスａ１の周期を決めておくものとする。そ
してｎビットラッチ７に記憶された値に１をパルス幅変
調回路８によりＰＷＭ出力Ｓとして取り出す。ここで、
回転体により得られるＦＧ信号ｂ１が中心周波数のとき
、即ちｎビ・ノドラッチ７の出力に１が２（−１）であ
るときＰＷＭ出力Ｓのデユーティ比が５０％となるよう
にＰＷＭ回路８が構成されているものとする。
図のｆｌに示す如＜ＦＧ信号ｂ１と同期したブリセント
パルスｅ１によってｍビット２進カウンタ３はリセット
され、その直後から計数を開始する。そしてｍビット２
進カウンタ３の計数値ｆ１が２ｍ２ｎとなれば、ＯＲゲ
ート５の出力１１によりｎ段のゲート群６は開き、ｍビ
ット２進カウンタ３の下位ｎビットの計数値を出力する
。またｍビット２進カウンタ３の計数値ｆ１が最大値２
ｍ−１になれば、ＮＯＲゲート４の出力ｇによりＮＯＲ
ゲート２を閉じ、ｍビット２進カウンタ３の計数動作を
停止させ、ｎ段のゲート群６の出力ｊ１は２ｎ−１とな
る。そしてプリセントパルスｅ１によりｍビット２進カ
ウンタ３がプリセットされる直前のｎ段ゲート段６の出
力ｊ１がラッチパルスＣ１によってｎビットラッチ７に
記憶される。この場合、ＦＧ信号ｂ１が中心周波数のと
き、即ちラッチパルスＣ１及びプリセットパルスｅ１が
中心周波数のときにラッチパルスＣ１によってｎビット
ラッチ７に記憶される時点のｎｏ−り 段ゲート群６の出力が２ 、即ちｍビット２進カウンタ
３の計数値ｆ１が２ｍ−２（′Ｌ−１がなるように上記
クロックパルスａ１の周期を決めておくものとする。そ
してｎビットラッチ７に記憶された値に１をパルス幅変
調回路８によりＰＷＭ出力Ｓとして取り出す。ここで、
回転体により得られるＦＧ信号ｂ１が中心周波数のとき
、即ちｎビ・ノドラッチ７の出力に１が２（−１）であ
るときＰＷＭ出力Ｓのデユーティ比が５０％となるよう
にＰＷＭ回路８が構成されているものとする。
さらに起動対策として、電源投入時のｎビットラッチ７
の出力に１にかかわらずｍビット２進カウンタ３が最大
値２ｍ−１になれば起動指令信号ｇが検出され、該起動
指令信号ｇをランチパルスＣ１によりＤフリップフロッ
プ２４にランチした信号Ａと上記起動指令信号ｇにより
ＰＷＭ出力Ｓを回転体の速度が速度制御範囲内になるま
で強制的に“Ｌ”にすることにより起動時の問題点を取
り除いている。
の出力に１にかかわらずｍビット２進カウンタ３が最大
値２ｍ−１になれば起動指令信号ｇが検出され、該起動
指令信号ｇをランチパルスＣ１によりＤフリップフロッ
プ２４にランチした信号Ａと上記起動指令信号ｇにより
ＰＷＭ出力Ｓを回転体の速度が速度制御範囲内になるま
で強制的に“Ｌ”にすることにより起動時の問題点を取
り除いている。
次に位相制御装置３２の動作原理について、第３図を参
照ながら説明する。なお第３図のｆ２はにビット２進カ
ウンター１の計数動作を、ｊ２は１段のゲート群１４の
出力を、ｋ２はβビットラッチ回路１５の出力をアナロ
グ的に表示したものである。タイミングパルス発生回路
１０はクロックパルスａ２を用いて外部基準信号ｂ２と
同期した信号ｅ２を発生する。該信号ｅ２はにビット２
進カウンター１をプリセントするためのプリセットパル
スである。
照ながら説明する。なお第３図のｆ２はにビット２進カ
ウンター１の計数動作を、ｊ２は１段のゲート群１４の
出力を、ｋ２はβビットラッチ回路１５の出力をアナロ
グ的に表示したものである。タイミングパルス発生回路
１０はクロックパルスａ２を用いて外部基準信号ｂ２と
同期した信号ｅ２を発生する。該信号ｅ２はにビット２
進カウンター１をプリセントするためのプリセットパル
スである。
ｋビット２進カウンター１の計数動作にあたっでは、第
３図に示す如く、外部基準信号ｂ２と同」 期したプリセットパルスｅ２によってにビット２進カウ
ンタ１１はブリセントされ、その直後から計数を開始す
る。そしてにビット２進カウンタ１１の計数値ＮＬとＮ
Ｈ（ＮＬ＜ＮＨ）に同期したゲート信号’２＋ ｉ３を
ゲート信号発生回路１２により発生させ、該信号１２及
びｉ３によりにビット２進カウンタ１１の計数値ｆ２が
“０”から“Ｎ Ｌ”までβ段ゲー１〜群１４の出力を
強制的に“Ｌ”にし、ｋビット２進カウンタ１１の計数
値ｆ２が“ＮＬ”から“ＮＨ”までは４段ゲート群１３
．１４を開き、ｋビットカウンタ１１の下位ｌビットの
計数出力をそのまま１段ゲート群１４の出力ｊ２として
出力させ、ｋビット２進カウンタ１１の計数値ｆ２が“
ＮＨ”以上のときは、１段ゲート群１４の出力を強制的
に１”にする。
３図に示す如く、外部基準信号ｂ２と同」 期したプリセットパルスｅ２によってにビット２進カウ
ンタ１１はブリセントされ、その直後から計数を開始す
る。そしてにビット２進カウンタ１１の計数値ＮＬとＮ
Ｈ（ＮＬ＜ＮＨ）に同期したゲート信号’２＋ ｉ３を
ゲート信号発生回路１２により発生させ、該信号１２及
びｉ３によりにビット２進カウンタ１１の計数値ｆ２が
“０”から“Ｎ Ｌ”までβ段ゲー１〜群１４の出力を
強制的に“Ｌ”にし、ｋビット２進カウンタ１１の計数
値ｆ２が“ＮＬ”から“ＮＨ”までは４段ゲート群１３
．１４を開き、ｋビットカウンタ１１の下位ｌビットの
計数出力をそのまま１段ゲート群１４の出力ｊ２として
出力させ、ｋビット２進カウンタ１１の計数値ｆ２が“
ＮＨ”以上のときは、１段ゲート群１４の出力を強制的
に１”にする。
以上により第３図のｊ２に示すような台形波を形成し、
ＰＧ信号Ｃ２により、１段ゲート群１４の出力ｊ２をｌ
ビットラッチ回路１５に記憶させる。
ＰＧ信号Ｃ２により、１段ゲート群１４の出力ｊ２をｌ
ビットラッチ回路１５に記憶させる。
こでＰＧ信号Ｃ２が中心周波数のときにｌビット（！−
リ ランチ回路１５にラッチされる値が２ となるようにク
ロックパルスａ２の周期及びＮＬ値、ＮＬ値を決めてお
くものとする。上記βビットラッチ回路１５に記憶され
た内容をＰＷＭ回路１６により、ＰＷＭ出力Ｐとして取
り出し、位相補償フィルタを介し、速度制御出力に重畳
することにより回転体の回転位相を制御するものである
。
リ ランチ回路１５にラッチされる値が２ となるようにク
ロックパルスａ２の周期及びＮＬ値、ＮＬ値を決めてお
くものとする。上記βビットラッチ回路１５に記憶され
た内容をＰＷＭ回路１６により、ＰＷＭ出力Ｐとして取
り出し、位相補償フィルタを介し、速度制御出力に重畳
することにより回転体の回転位相を制御するものである
。
ここで第３図のに２に示す如く、回転体の起動時あるい
は速度が速度制御範囲外（高速時）になった時にｌビッ
トラッチ回路１５に記憶される内容が“０”と２ｊ−１
を繰り返し、従ってＰＷＭ出力Ｐが“Ｌ”と“Ｈ”を繰
り返し、上記位相補償フィルタのコンデンサの充放電速
度の関係から応答速度が極めて悪くなり、位相同期引込
時間が長くなる。そこで、回転体の速度が速度制御範囲
以下であること、即ち、ｋｌが２０−１であることを検
出するために速度制御部の起動対策で用いでいる起動指
令信号ｇとＡを用い、また回転体の速度が速度制御範囲
以上であること、即ち、ｋｌがＯ”であることをｎ入力
ＮＯＲゲート２３で検出し、該ｎ入力ＮＯＲゲート２３
の出力を用い、ＮＯＲゲート２２により、回転体の速度
が速度制御範囲外であれば、“Ｌ”となる位相同期引込
指令信号りを形成する。そして回転体の速度が速度制御
範囲内にあるとき、即ち位相同期引込指令信号りが“Ｈ
”のときはＮＯＲゲート１９を閉じる一方、ＮＯＲディ
ジタル１７を開き、ＰＷＭ回路１６の出力Ｐをそのまま
ＮＯＲゲート１８の出力として取り出す。また回転体の
速度が速度制御範囲外のとき、即ち位相同期引込指令信
号りが“Ｌ”のときはＮＯＲゲート１７を閉じる一方、
ＮＯＲゲート１９を開き、位相がＰＷＭ出力のデユーテ
ィ比略５０％の信号と全く等価な信号ＦをＮＯＲゲート
１８の出力ｐｏとして出力させる。
は速度が速度制御範囲外（高速時）になった時にｌビッ
トラッチ回路１５に記憶される内容が“０”と２ｊ−１
を繰り返し、従ってＰＷＭ出力Ｐが“Ｌ”と“Ｈ”を繰
り返し、上記位相補償フィルタのコンデンサの充放電速
度の関係から応答速度が極めて悪くなり、位相同期引込
時間が長くなる。そこで、回転体の速度が速度制御範囲
以下であること、即ち、ｋｌが２０−１であることを検
出するために速度制御部の起動対策で用いでいる起動指
令信号ｇとＡを用い、また回転体の速度が速度制御範囲
以上であること、即ち、ｋｌがＯ”であることをｎ入力
ＮＯＲゲート２３で検出し、該ｎ入力ＮＯＲゲート２３
の出力を用い、ＮＯＲゲート２２により、回転体の速度
が速度制御範囲外であれば、“Ｌ”となる位相同期引込
指令信号りを形成する。そして回転体の速度が速度制御
範囲内にあるとき、即ち位相同期引込指令信号りが“Ｈ
”のときはＮＯＲゲート１９を閉じる一方、ＮＯＲディ
ジタル１７を開き、ＰＷＭ回路１６の出力Ｐをそのまま
ＮＯＲゲート１８の出力として取り出す。また回転体の
速度が速度制御範囲外のとき、即ち位相同期引込指令信
号りが“Ｌ”のときはＮＯＲゲート１７を閉じる一方、
ＮＯＲゲート１９を開き、位相がＰＷＭ出力のデユーテ
ィ比略５０％の信号と全く等価な信号ＦをＮＯＲゲート
１８の出力ｐｏとして出力させる。
従来の速度制御範囲外の位相同期引込み対策をしたディ
ジタルサーボ装置は以上のように構成されており、速度
制御範囲外情報を得るために、速度制御装置３１のｎビ
ットラッチ出力に１を検出する多入力（ｎ入力）ゲート
２３とｎ入力ゲート出力と起動指令信号ｇと信号Ａとを
加算する３人力ＮＯＲゲート２２とが必要であり、その
ため部０ 品数が多い、配線数が多い等非常に構造が複雑となる問
題があった。
ジタルサーボ装置は以上のように構成されており、速度
制御範囲外情報を得るために、速度制御装置３１のｎビ
ットラッチ出力に１を検出する多入力（ｎ入力）ゲート
２３とｎ入力ゲート出力と起動指令信号ｇと信号Ａとを
加算する３人力ＮＯＲゲート２２とが必要であり、その
ため部０ 品数が多い、配線数が多い等非常に構造が複雑となる問
題があった。
本発明は上記のような従来のものの欠点を除去するため
になされたもので、従来の起動指令信号作成用Ｄフリッ
プフロップにリセット端子を追加し、上記速度制御装置
の既成信号のみをその入力として位相同期引込信号作成
手段を構成することにより、位相同期引込み対策を行な
うことができ、かつ部品点数を削減できるディジタルサ
ーボ装置を提供することを目的としている。
になされたもので、従来の起動指令信号作成用Ｄフリッ
プフロップにリセット端子を追加し、上記速度制御装置
の既成信号のみをその入力として位相同期引込信号作成
手段を構成することにより、位相同期引込み対策を行な
うことができ、かつ部品点数を削減できるディジタルサ
ーボ装置を提供することを目的としている。
以下、本発明の実施例を図について説明する。
第４図は本発明の一実施例を示す。図において第１図と
同一符号は同−又は相当部分を示し、２５は位相同期引
込指令信号作成用リセット端子付Ｄフリップフロップ（
以下ＤＦＦと記す）であり、該ＤＦＦ２５は上記速度制
御装置３１の′速度制御カウンタ最大値信号である起動
指令信号ｇ、速度誤差信号であるＯＲゲート５の出力ｉ
１．速度誤差力１ ウンタ停止信号ｄ１の各々をリセット入力、ｎ入力、ク
ロック入力としている。
同一符号は同−又は相当部分を示し、２５は位相同期引
込指令信号作成用リセット端子付Ｄフリップフロップ（
以下ＤＦＦと記す）であり、該ＤＦＦ２５は上記速度制
御装置３１の′速度制御カウンタ最大値信号である起動
指令信号ｇ、速度誤差信号であるＯＲゲート５の出力ｉ
１．速度誤差力１ ウンタ停止信号ｄ１の各々をリセット入力、ｎ入力、ク
ロック入力としている。
次に動作について説明する。
第５図は、ある時刻（１＝０）において電源が投入され
た起動時と、速度制御範囲外の高速時とにおける本実施
例装置の位相制御装置３２の波形図である。ここで図示
されていない速度制御装置３１の動作波形は第２図と同
じである。
た起動時と、速度制御範囲外の高速時とにおける本実施
例装置の位相制御装置３２の波形図である。ここで図示
されていない速度制御装置３１の動作波形は第２図と同
じである。
第５図において、ａ２からＰまでの波形は第３図と全く
同様であり、ｒ２はにビット２進カウンタ１１の計数動
作を、ｊ２は１段ゲ〜ト群１４の出力を、ｋ２はｌビッ
トラッチ回路１５の出力をアナログ的に表示したもので
ある。
同様であり、ｒ２はにビット２進カウンタ１１の計数動
作を、ｊ２は１段ゲ〜ト群１４の出力を、ｋ２はｌビッ
トラッチ回路１５の出力をアナログ的に表示したもので
ある。
本実施例装置では、速度が速度制御範囲以下、即ちｆｌ
が２ｎ−１である場合、このことは、速度制御装置３１
において起動対策に用いられている起動指令信号ｇを用
いて検出され、この検出信号が０ＦＦ２５のりセント端
子Ｒに入力される。また、速度が速度制御範囲以上、即
ちｆｌが“０”である場合、このことは、速度制御装置
３１のｍ２ ビット２進カウンタ３の計数値ｆ１が２ｍ２ｎになるま
で”Ｌ″になっているＯＲゲート５の出力１１をＤＦＦ
２５のｎ入力に入力し、さらに速度誤差カウンタ停止信
号ｄ１をＤＦＦ２５のクロックＴ入力に入力し、ラッチ
させることにより検出される。
が２ｎ−１である場合、このことは、速度制御装置３１
において起動対策に用いられている起動指令信号ｇを用
いて検出され、この検出信号が０ＦＦ２５のりセント端
子Ｒに入力される。また、速度が速度制御範囲以上、即
ちｆｌが“０”である場合、このことは、速度制御装置
３１のｍ２ ビット２進カウンタ３の計数値ｆ１が２ｍ２ｎになるま
で”Ｌ″になっているＯＲゲート５の出力１１をＤＦＦ
２５のｎ入力に入力し、さらに速度誤差カウンタ停止信
号ｄ１をＤＦＦ２５のクロックＴ入力に入力し、ラッチ
させることにより検出される。
そして上記ＤＦＦ２５により、回転体の速度が速度制御
範囲外あるいは制御範囲内であれば、“Ｉ７″あるいは
“Ｈ”である位相同期引込指令信号Ｄ１が形成出力され
る。
範囲外あるいは制御範囲内であれば、“Ｉ７″あるいは
“Ｈ”である位相同期引込指令信号Ｄ１が形成出力され
る。
まず回転体の速度が速度制御範囲外のとき、即ち位相同
期引込信号Ｄ１が“Ｌ”のときは、Ｎ。
期引込信号Ｄ１が“Ｌ”のときは、Ｎ。
Ｒゲート１７が閉し、一方ＮＯＲゲート１９が開き、こ
れにより位相制御装置３２のＰＷＭ回路１６のＰＷＭ出
力のデユーティ比略５０％の信号と全く等価な信号Ｆが
ＮＯＲゲート１８の出力ｐｏとして出力される。また、
回転体の速度が速度制御範囲内にあるとき、即ち位相同
期引込指令信号Ｄ１がＨ”のときは、ＮＯＲゲート１９
が閉じ、一方ＮＯＲゲート１７が開き、これによりＰＷ
Ｍ回回 路３６の出力ＰがそのままＮＯＲゲート１Ｂの出力ＰＧ
として取り出される。
れにより位相制御装置３２のＰＷＭ回路１６のＰＷＭ出
力のデユーティ比略５０％の信号と全く等価な信号Ｆが
ＮＯＲゲート１８の出力ｐｏとして出力される。また、
回転体の速度が速度制御範囲内にあるとき、即ち位相同
期引込指令信号Ｄ１がＨ”のときは、ＮＯＲゲート１９
が閉じ、一方ＮＯＲゲート１７が開き、これによりＰＷ
Ｍ回回 路３６の出力ＰがそのままＮＯＲゲート１Ｂの出力ＰＧ
として取り出される。
そして本実施例では、回転体の速度が速度制御範囲内に
ある場合は、上記ＰＷＭ回路１６からのそのままの出力
、即ち位相制御装置３２からの位相差信号でもって回転
体を基準位相に位相同期して回転駆動し、また、速度制
御範囲外にある場合は、速度制御装置３１からの速度誤
差信号でもって回転体を速度制御する。
ある場合は、上記ＰＷＭ回路１６からのそのままの出力
、即ち位相制御装置３２からの位相差信号でもって回転
体を基準位相に位相同期して回転駆動し、また、速度制
御範囲外にある場合は、速度制御装置３１からの速度誤
差信号でもって回転体を速度制御する。
このように本実施例装置では、速度制御装置３１の既成
信号である起動指令信号ｇ、ＯＲゲート５の出力ｆ１．
速度誤差カウンタ停止信号ｄ１の各々をリセット入力、
ｎ入力、クロック入力とするＤＦＦ２５でもって位相同
期引込指令信号Ｄ１を作成出力するようにしたので、従
来のような多入力（ｎ入力）ゲー）２３．３ＮＯＲゲー
ト２２は不要となって部品点数、配線を削減でき、構造
を簡略化できる。
信号である起動指令信号ｇ、ＯＲゲート５の出力ｆ１．
速度誤差カウンタ停止信号ｄ１の各々をリセット入力、
ｎ入力、クロック入力とするＤＦＦ２５でもって位相同
期引込指令信号Ｄ１を作成出力するようにしたので、従
来のような多入力（ｎ入力）ゲー）２３．３ＮＯＲゲー
ト２２は不要となって部品点数、配線を削減でき、構造
を簡略化できる。
なお、上記実施例のディジタルサーボ装置の速度制御に
は、従来の速度制御装置３１の２つの起４ 動指令信号のうち、信号Ａにあたるものがないが、上記
起動指令信号ｇとＰＷＭ出力Ｓとで従来の速度制御装置
の起動特性と同等の起動信号を得ている。
は、従来の速度制御装置３１の２つの起４ 動指令信号のうち、信号Ａにあたるものがないが、上記
起動指令信号ｇとＰＷＭ出力Ｓとで従来の速度制御装置
の起動特性と同等の起動信号を得ている。
以上の説明の如く、本発明によれば、速度制御装置の既
成信号のみを入力としたＤフリップフロップを用いて、
速度制御範囲外情報である位相同期引込信号を得るよう
にしたので、部品数、配線数の極めて少ない位相同期引
込対策が施されたディジタルサーボ装置が得られる効果
がある。
成信号のみを入力としたＤフリップフロップを用いて、
速度制御範囲外情報である位相同期引込信号を得るよう
にしたので、部品数、配線数の極めて少ない位相同期引
込対策が施されたディジタルサーボ装置が得られる効果
がある。
第１図は従来の回転体のディジタルサーボ装置のブロッ
ク図、第２図及び第３図はその動作波形図、第４図は本
発明の一実施例によるディジタルサーボ装置のブロック
図、第５図はその動作波形図である。 ２５・・・位相同期引込信号作成手段（Ｄフリップフロ
ップ）、３１・・・速度制御手段、３２・・・位相制御
手段、３３・・・位相差信号出力手段。 ５ なお図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄 ６ 手続補正書（自発） １召和 ５年 １０月 ９日 ２、発明の名称 ディジタルサーボ装置 ３、補正をする者 代表者片山仁へ部 ５．７ｉｌｉ正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第３頁第６行の「ｋビット２カウンタ」
を「ｋビット２進カウンタ」に訂正する。 （２）同第３頁第１２行の「３人力ＯＲゲート」を「３
人力ＮＯＲゲート」に訂正する。 （３） 同第３頁第２０行の「５０％の信号を出力する
」を「５０％の信号と全く等価な信号を出力する」に訂
正する。 （４）同第８頁第１５行の「“１″」を「Ｈ”」に訂正
する。 （５）同１０頁第３行、第５行、第９行のｒＤＪをｒＤ
ｏ Ｊに訂正する。 （６） 同第１０頁第６行のｒＮＯＲディジタル１７」
をｒＮＯＲゲート１７」に訂正する。 以 上
ク図、第２図及び第３図はその動作波形図、第４図は本
発明の一実施例によるディジタルサーボ装置のブロック
図、第５図はその動作波形図である。 ２５・・・位相同期引込信号作成手段（Ｄフリップフロ
ップ）、３１・・・速度制御手段、３２・・・位相制御
手段、３３・・・位相差信号出力手段。 ５ なお図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄 ６ 手続補正書（自発） １召和 ５年 １０月 ９日 ２、発明の名称 ディジタルサーボ装置 ３、補正をする者 代表者片山仁へ部 ５．７ｉｌｉ正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第３頁第６行の「ｋビット２カウンタ」
を「ｋビット２進カウンタ」に訂正する。 （２）同第３頁第１２行の「３人力ＯＲゲート」を「３
人力ＮＯＲゲート」に訂正する。 （３） 同第３頁第２０行の「５０％の信号を出力する
」を「５０％の信号と全く等価な信号を出力する」に訂
正する。 （４）同第８頁第１５行の「“１″」を「Ｈ”」に訂正
する。 （５）同１０頁第３行、第５行、第９行のｒＤＪをｒＤ
ｏ Ｊに訂正する。 （６） 同第１０頁第６行のｒＮＯＲディジタル１７」
をｒＮＯＲゲート１７」に訂正する。 以 上
Claims (1)
- （１） 回転体の回転速度の基準速度に対する誤差を検
出出力する速度制御手段と、上記回転体の回転位相の基
準位相に対する位相差を検出出力する位相制御手段と、
上記速度制御手段からの速度誤差信号が入力され上記回
転体の回転速度が速度制御範囲内のとき位相同期引込信
号を速度制御範囲外のとき位相同期非引込信号を各々出
力する位相同期引込信号作成手段と、上記位相同期引込
信号が入力されたとき上記位相制御手段からの位相差信
号をそのまま出力し、上記位相同期非引込信号が入力さ
れたとき上記位相差信号の所定のデユーティ比の信号を
出力する位相差信号出力手段とを備え、該位相差信号出
力手段からの位相差信号を用いて回転体を上記基準位相
に位相同期して回転駆動するディジタルサーボ装置にお
いて、上記位相同期引込信号作成手段は、上記速度制御
手段の速度制御カウンタ最大値信号、速度誤差信号、速
度誤差カウンタ停止信号の各々をそのリセット入力、Ｄ
入力、クロック入力とするＤフリップフロップからなり
、速度が速度制御範囲以下のときこのことを上記速度制
御カウンタ最大値信号を用いて検出し、速度制御範囲以
上であるとｉ凱ごとを上記速度誤差信号及び速度誤差カ
ウンタ停止信号を用いて検出するものであることを特徴
とするディジタルサーボ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112478A JPS60254210A (ja) | 1984-05-30 | 1984-05-30 | デイジタルサ−ボ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112478A JPS60254210A (ja) | 1984-05-30 | 1984-05-30 | デイジタルサ−ボ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254210A true JPS60254210A (ja) | 1985-12-14 |
| JPH0328910B2 JPH0328910B2 (ja) | 1991-04-22 |
Family
ID=14587635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59112478A Granted JPS60254210A (ja) | 1984-05-30 | 1984-05-30 | デイジタルサ−ボ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254210A (ja) |
-
1984
- 1984-05-30 JP JP59112478A patent/JPS60254210A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0328910B2 (ja) | 1991-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |