JPS6359162B2 - - Google Patents
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- Publication number
- JPS6359162B2 JPS6359162B2 JP55138164A JP13816480A JPS6359162B2 JP S6359162 B2 JPS6359162 B2 JP S6359162B2 JP 55138164 A JP55138164 A JP 55138164A JP 13816480 A JP13816480 A JP 13816480A JP S6359162 B2 JPS6359162 B2 JP S6359162B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- pulse
- circuit
- decoder
- width modulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/22—Controlling the speed digitally using a reference oscillator, a speed proportional pulse rate feedback and a digital comparator
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Motor And Converter Starters (AREA)
- Control Of Velocity Or Acceleration (AREA)
Description
【発明の詳細な説明】
本発明は、回転体の速度制御装置に関するもの
であり、特に、回転体の回転周期の基準周期に対
する誤差を２進数として検出するデジタル式周波
数弁別器と、その検出した誤差信号をパルス幅変
調出力として得るパルス幅変調回路を有し、前記
パルス幅変調出力により回転体（モータ）の速度
を制御するデジタル式速度制御装置に関するもの
であり、回転体の起動を確実に行なわせることを
目的とするものである。
であり、特に、回転体の回転周期の基準周期に対
する誤差を２進数として検出するデジタル式周波
数弁別器と、その検出した誤差信号をパルス幅変
調出力として得るパルス幅変調回路を有し、前記
パルス幅変調出力により回転体（モータ）の速度
を制御するデジタル式速度制御装置に関するもの
であり、回転体の起動を確実に行なわせることを
目的とするものである。
第１図に既に提案されている磁気録画再生装置
（VTR）のデジタル方式による速度制御装置の周
波数弁別器及びパルス幅変調回路の構成を示す。
ここで、１はタイミングパルス発生回路、２は２
入力ANDゲート回路（クロツクゲート回路）、３
はｍビツト２進カウンタ、４は（ｎ＋１）入力
NANDゲート回路、５は（ｍ−ｎ）入力ANDゲ
ート回路（第２デコーダ）、６はｎ段のゲート群、
７はｎビツトのレジスタ、８はパルス幅変調回路
である。なお、ゲート回路４は第１デコーダを形
成する。
（VTR）のデジタル方式による速度制御装置の周
波数弁別器及びパルス幅変調回路の構成を示す。
ここで、１はタイミングパルス発生回路、２は２
入力ANDゲート回路（クロツクゲート回路）、３
はｍビツト２進カウンタ、４は（ｎ＋１）入力
NANDゲート回路、５は（ｍ−ｎ）入力ANDゲ
ート回路（第２デコーダ）、６はｎ段のゲート群、
７はｎビツトのレジスタ、８はパルス幅変調回路
である。なお、ゲート回路４は第１デコーダを形
成する。
第２図はある時刻（ｔ＝０）において電源が投
入された時、すなわち起動時における第１図のデ
ジタル式速度制御装置の各部の波形図であり、第
２図を参照して第１図のデジタル式速度制御装置
の動作を説明する。なお、第２図のｅはカウンタ
３の計数動作を、ｉはｎ段のゲート群６の出力
を、ｊはレジスタ７の出力をアナログ的に表現し
たものである。
入された時、すなわち起動時における第１図のデ
ジタル式速度制御装置の各部の波形図であり、第
２図を参照して第１図のデジタル式速度制御装置
の動作を説明する。なお、第２図のｅはカウンタ
３の計数動作を、ｉはｎ段のゲート群６の出力
を、ｊはレジスタ７の出力をアナログ的に表現し
たものである。
タイミングパルス発生回路１はクロツクパルス
ａを用いて、制御すべき回転体の回転速度に応じ
た周期の被測定信号ｂと同期した信号ｃを発生す
る。また上記タイミングパルス発生回路１は信号
ｃと一定時間の位相差を有する信号ｄを発生す
る。この信号ｄはｍビツト２進カウンタ３をリセ
ツトするためのリセツトパルスであり、上記信号
ｃはｎ段のゲート群６を介した上記ｍビツト２進
カウンタ３の下位ｎビツトの計数値をレジスタ７
に記憶させるためのラツチパルスである。
ａを用いて、制御すべき回転体の回転速度に応じ
た周期の被測定信号ｂと同期した信号ｃを発生す
る。また上記タイミングパルス発生回路１は信号
ｃと一定時間の位相差を有する信号ｄを発生す
る。この信号ｄはｍビツト２進カウンタ３をリセ
ツトするためのリセツトパルスであり、上記信号
ｃはｎ段のゲート群６を介した上記ｍビツト２進
カウンタ３の下位ｎビツトの計数値をレジスタ７
に記憶させるためのラツチパルスである。
ｍビツト２進カウンタ３の計数動作にあたつて
は第２図のｅに示す如く、被測定信号ｂと同期し
たリセツトパルスｄによつてｍビツト２進カウン
タ３はリセツトされ、その直後から計数を開始す
る。そしてｍビツト２進カウンタ３の計数値ｅが
（2m−2n）になればANDゲート回路５の出力ｈに
よりｎ段のゲート群６は開き、ｍビツト２進カウ
ンタ３の下位ｎビツトの計数値を出力する。また
ｍビツト２進カウンタ３の計数値ｅが最大値すな
わち（2m−１）になればNANDゲート回路４の
出力ｆによりANDゲート回路２を閉じｍビツト
２進カウンタ３を停止させ、ｎ段のゲート群６の
出力は（2n−１）となる。そしてリセツトパルス
ｄによりｍビツト２進カウンタ３がリセツトされ
る直前のｎ段のゲート群６の出力ｉをラツチパル
スｃによつてレジスタ７に記憶する。
は第２図のｅに示す如く、被測定信号ｂと同期し
たリセツトパルスｄによつてｍビツト２進カウン
タ３はリセツトされ、その直後から計数を開始す
る。そしてｍビツト２進カウンタ３の計数値ｅが
（2m−2n）になればANDゲート回路５の出力ｈに
よりｎ段のゲート群６は開き、ｍビツト２進カウ
ンタ３の下位ｎビツトの計数値を出力する。また
ｍビツト２進カウンタ３の計数値ｅが最大値すな
わち（2m−１）になればNANDゲート回路４の
出力ｆによりANDゲート回路２を閉じｍビツト
２進カウンタ３を停止させ、ｎ段のゲート群６の
出力は（2n−１）となる。そしてリセツトパルス
ｄによりｍビツト２進カウンタ３がリセツトされ
る直前のｎ段のゲート群６の出力ｉをラツチパル
スｃによつてレジスタ７に記憶する。
この時、被測定信号ｂが中心周波数のとき、す
なわちラツチパルスｃおよびリセツトパルスｄが
中心周波数のときにラツチパルスによりレジスタ
７に記憶する時点のｎ段のゲート群６の出力が
2n-1、すなわちｍビツト２進カウンタ３の計数値
ｅが（2m−2n-1）となるように上記クロツクパル
スａの周期を決めておくものとする。そしてレジ
スタ７に記憶された値ｊをパルス幅変調回路８に
よりパルス幅変調出力ｋとして取り出し、駆動回
路を介してモータに印加される。ここで、モータ
により得られる被測定信号ｂが中心周波数の時、
パルス幅変調出力ｋのデユーテイ・サイクルが50
％となるようにパルス幅変調回路８が構成されて
いるものとする。
なわちラツチパルスｃおよびリセツトパルスｄが
中心周波数のときにラツチパルスによりレジスタ
７に記憶する時点のｎ段のゲート群６の出力が
2n-1、すなわちｍビツト２進カウンタ３の計数値
ｅが（2m−2n-1）となるように上記クロツクパル
スａの周期を決めておくものとする。そしてレジ
スタ７に記憶された値ｊをパルス幅変調回路８に
よりパルス幅変調出力ｋとして取り出し、駆動回
路を介してモータに印加される。ここで、モータ
により得られる被測定信号ｂが中心周波数の時、
パルス幅変調出力ｋのデユーテイ・サイクルが50
％となるようにパルス幅変調回路８が構成されて
いるものとする。
以上の構成においては、第２図ｊに示す如く、
電源が投入された瞬間のレジスタ７の出力ｊは不
定であり、例えばレジスタ７の出力ｊが０または
０付近の値であれば、モータを起動するのに必要
な電圧を供給することが出来ず、モータは起動し
ない結果となる。
電源が投入された瞬間のレジスタ７の出力ｊは不
定であり、例えばレジスタ７の出力ｊが０または
０付近の値であれば、モータを起動するのに必要
な電圧を供給することが出来ず、モータは起動し
ない結果となる。
本発明は上述した欠点を解消することを目的と
するものであり、起動時の上記誤動作を防止する
ことを目的とするものである。
するものであり、起動時の上記誤動作を防止する
ことを目的とするものである。
以下に本発明の一実施例について図面を参照し
て説明する。
て説明する。
第３図に本発明によるデジタル式速度制御装置
の周波数弁別器およびパルス幅変調回路の構成を
示す。ここでは第１図の従来の構成の他に２つの
インバータ回路９と１１、Ｄフリツプフロツプ１
０、ＮＲゲート回路１２を付加する。また第３
図において、ａからｋまでの信号は第１図のそれ
と全く同様である。信号ｌは信号ｆをインバータ
回路９により反転された信号であり、これをＤフ
リツプフロツプ１０のＤ端子とＮＲゲート回路
１２に入力する。またｐは上記Ｄフリツプフロツ
プ１０のＱ出力であり、ｑはパルス幅変調出力ｋ
をインバータ回路１１により反転させた信号であ
り、該信号ｐおよびｑをＮＲゲート回路１２に
それぞれ入力する。ｒは本発明により得られるパ
ルス幅変調出力である。
の周波数弁別器およびパルス幅変調回路の構成を
示す。ここでは第１図の従来の構成の他に２つの
インバータ回路９と１１、Ｄフリツプフロツプ１
０、ＮＲゲート回路１２を付加する。また第３
図において、ａからｋまでの信号は第１図のそれ
と全く同様である。信号ｌは信号ｆをインバータ
回路９により反転された信号であり、これをＤフ
リツプフロツプ１０のＤ端子とＮＲゲート回路
１２に入力する。またｐは上記Ｄフリツプフロツ
プ１０のＱ出力であり、ｑはパルス幅変調出力ｋ
をインバータ回路１１により反転させた信号であ
り、該信号ｐおよびｑをＮＲゲート回路１２に
それぞれ入力する。ｒは本発明により得られるパ
ルス幅変調出力である。
第４図はある時刻（ｔ＝０）において電源が投
入された時すなわち起動時における本発明デジタ
ル式速度制御装置（第３図）の各部の波形図であ
る。第４図は電源投入時のレジスタ７の出力ｊが
モータを起動させるに必要な値に達していないた
めに第１図の従来の構成ではモータが起動しない
場合である。そこで、ｍビツト２進カウンタ３の
計数値が（2m−１）になればANDゲート回路２
を閉じ、該カウンタ３の計数動作を停止させる信
号ｆの反転信号ｌ（以下起動指令信号と称す）と、
該起動指令信号ｌをラツチパルスｃによりＤフリ
ツプフロツプ１０にラツチした信号ｐによりパル
ス幅変調出力ｒをモータの速度が測定範囲内にな
るまで強制的に「Ｌ」にすることにより先に説明
したような起動時の問題点を取り除くことができ
る。すなわち電源が投入されｍビツト２進カウン
タ３が最大値（2m−１）になれば起動指令信号ｌ
が検出され、電源投入時のレジスタ７の内容がい
かなる数値であつてもパルス幅変調出力ｒは
「Ｌ」となりモータは起動を始めるわけである。
ここで上記Ｄフリツプフロツプ１０を削除しても
支障はない。ただし、この時は最初のラツチパル
スｃの直後にわずかなパルスが生じる。
入された時すなわち起動時における本発明デジタ
ル式速度制御装置（第３図）の各部の波形図であ
る。第４図は電源投入時のレジスタ７の出力ｊが
モータを起動させるに必要な値に達していないた
めに第１図の従来の構成ではモータが起動しない
場合である。そこで、ｍビツト２進カウンタ３の
計数値が（2m−１）になればANDゲート回路２
を閉じ、該カウンタ３の計数動作を停止させる信
号ｆの反転信号ｌ（以下起動指令信号と称す）と、
該起動指令信号ｌをラツチパルスｃによりＤフリ
ツプフロツプ１０にラツチした信号ｐによりパル
ス幅変調出力ｒをモータの速度が測定範囲内にな
るまで強制的に「Ｌ」にすることにより先に説明
したような起動時の問題点を取り除くことができ
る。すなわち電源が投入されｍビツト２進カウン
タ３が最大値（2m−１）になれば起動指令信号ｌ
が検出され、電源投入時のレジスタ７の内容がい
かなる数値であつてもパルス幅変調出力ｒは
「Ｌ」となりモータは起動を始めるわけである。
ここで上記Ｄフリツプフロツプ１０を削除しても
支障はない。ただし、この時は最初のラツチパル
スｃの直後にわずかなパルスが生じる。
以上説明した如く、本発明によれば、例えば従
来の構成にインバータ回路９と１１、Ｄフリツプ
フロツプ１０、ＮＲゲート回路１２等の簡単な
論理回路を付加するだけで起動時における誤動作
を防止することができ、モータの起動を確実に行
なわせることができる特徴がある。
来の構成にインバータ回路９と１１、Ｄフリツプ
フロツプ１０、ＮＲゲート回路１２等の簡単な
論理回路を付加するだけで起動時における誤動作
を防止することができ、モータの起動を確実に行
なわせることができる特徴がある。
第１図は従来のデジタル式速度制御装置の構成
の一例を示すブロツク図、第２図はその動作波形
図、第３図は本発明によるデジタル式速度制御装
置の構成の一例を示すブロツク図、第４図はその
動作波形図である。 １……タイミングパルス発生回路、２，５……
ANDゲート回路、３……ｍビツト２進カウンタ、
４……NANDゲート回路、６……ｎ段のゲート
群、７……レジスタ、８……パルス幅変調回路、
９，１１……インバータ回路、１０……Ｄフリツ
プフロツプ、１２……ＮＲゲート回路。
の一例を示すブロツク図、第２図はその動作波形
図、第３図は本発明によるデジタル式速度制御装
置の構成の一例を示すブロツク図、第４図はその
動作波形図である。 １……タイミングパルス発生回路、２，５……
ANDゲート回路、３……ｍビツト２進カウンタ、
４……NANDゲート回路、６……ｎ段のゲート
群、７……レジスタ、８……パルス幅変調回路、
９，１１……インバータ回路、１０……Ｄフリツ
プフロツプ、１２……ＮＲゲート回路。
Claims (1)
- １ 回転体から得た回転検出信号よりクロツクパ
ルスを用いてラツチパルスとこれよりタイミング
的に遅れたリセツトパルスとを作成するタイミン
グパルス発生回路と、前記リセツトパルスにより
計数の初期値が設定されると共に入力パルスを計
数するｍ段の２進カウンタと前記２進カウンタが
所定の計数値に達したこと検出する第１デコーダ
と、前記第１デコーダの出力により前記クロツク
パルスを通過制御し、前記２進カウンタの入力パ
ルスとして供給するクロツクゲート回路と、前記
２進カウンタの下位ｎ段を除く上位ｍ−ｎ段が所
定の計数値（例えば2m−2n）に達したことを検出
する第２デコーダと、前記２進カウンタの下位ｎ
段の出力を前記第２デコーダの出力により通過制
御するｎ段のゲート群と、前記ゲート群の出力を
前記ラツチパルスにより記憶するｎビツトレジス
タと、前記ｎビツトレジスタの出力をパルス幅変
調出力に変換するパルス幅変調回路と、前記第１
デコーダの出力をＤ入力とし前記ラツチパルスを
クロツク入力とするＤフリツプフロツプと、前記
パルス幅変調回路の出力、前記Ｄフリツプフロツ
プの出力及び前記第１デコーダの出力との論理を
とる論理回路と具備し、前記論理回路の出力によ
り前記回転体を制御することを特徴とする速度制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55138164A JPS5762426A (en) | 1980-10-01 | 1980-10-01 | Speed controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55138164A JPS5762426A (en) | 1980-10-01 | 1980-10-01 | Speed controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5762426A JPS5762426A (en) | 1982-04-15 |
| JPS6359162B2 true JPS6359162B2 (ja) | 1988-11-18 |
Family
ID=15215515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55138164A Granted JPS5762426A (en) | 1980-10-01 | 1980-10-01 | Speed controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5762426A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594948B2 (ja) * | 1975-07-24 | 1984-02-01 | ソニー株式会社 | モ−タノキドウソウチ |
| JPS5381894A (en) * | 1976-12-25 | 1978-07-19 | Matsushita Electric Ind Co Ltd | Digital rotary body controller |
| JPS5532138A (en) * | 1978-08-30 | 1980-03-06 | Sony Corp | Servo circuit |
-
1980
- 1980-10-01 JP JP55138164A patent/JPS5762426A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5762426A (en) | 1982-04-15 |
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