JPS60254355A - クロスコ−ル制御方式 - Google Patents
クロスコ−ル制御方式Info
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- JPS60254355A JPS60254355A JP59111400A JP11140084A JPS60254355A JP S60254355 A JPS60254355 A JP S60254355A JP 59111400 A JP59111400 A JP 59111400A JP 11140084 A JP11140084 A JP 11140084A JP S60254355 A JPS60254355 A JP S60254355A
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- control
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、入出力制御装置の制御方式、特にマルチプレ
クサチャネルに接続されかつ複数のサブチャネルを使用
する入出力制御装置のクロスコール制御方式に関する。
クサチャネルに接続されかつ複数のサブチャネルを使用
する入出力制御装置のクロスコール制御方式に関する。
入出力制御装置は、入出力装置と中央処理装置との間に
あって両者の間のデータの転送、入出力装置の指定、動
作の指定等を行っているが、通信回線を介して接続され
る遠隔地にある入出力装置、すなわち端末装置と中央処
理装置に対する入出力制御装置には通信制御装置（ＣＣ
Ｐ）が用いられる。以下、通信制御装置ｃｃｐを例にと
って説明する。
あって両者の間のデータの転送、入出力装置の指定、動
作の指定等を行っているが、通信回線を介して接続され
る遠隔地にある入出力装置、すなわち端末装置と中央処
理装置に対する入出力制御装置には通信制御装置（ＣＣ
Ｐ）が用いられる。以下、通信制御装置ｃｃｐを例にと
って説明する。
通信制御装置ＣＣＰは、第５図に示すように、チャネル
アダプタＣＡを介してホストＣＰＵ側のマルチプレクサ
チャネルＭＸＣやセレクタチャネルＳＬＣ（図示せず）
と接続し、回線走査機構Ｃ８を介して通信回線り及び端
末装置ＴＥと接続している。ＩＦ−Ａ及びＩＦ−Ｂはマ
ルチプレクサチャネルＭＭＣ−Ａ及びＭＭＣ−Ｂに対す
る通信ルートであるインタフェース、ＣＣは通信制御装
置ｃｃｐの動作を制御する中央制御部、ＭＳは制御プロ
グラムＮＣＰやメソセージが格納されている主記憶部で
ある。
アダプタＣＡを介してホストＣＰＵ側のマルチプレクサ
チャネルＭＸＣやセレクタチャネルＳＬＣ（図示せず）
と接続し、回線走査機構Ｃ８を介して通信回線り及び端
末装置ＴＥと接続している。ＩＦ−Ａ及びＩＦ−Ｂはマ
ルチプレクサチャネルＭＭＣ−Ａ及びＭＭＣ−Ｂに対す
る通信ルートであるインタフェース、ＣＣは通信制御装
置ｃｃｐの動作を制御する中央制御部、ＭＳは制御プロ
グラムＮＣＰやメソセージが格納されている主記憶部で
ある。
従来の通信制御装置ＣＣＰは、インタフェースを介して
マルチプレクサチャネルＭＭＣやセレクタチャネルＳＬ
Ｃと接続しているが、この場合、単一ディハイスアドレ
スを使用するときは、クロスコール制御、すなわち第５
図において二つのインタフェースＩＦ−Ａ及びＩＦ−Ｂ
を二つのマルチプレクサチャネルＭＸＣ−Ａ及びＭＸＣ
−Ｂのどちらにも接続し、いずれのマルチプレクサチャ
ネルからも呼出しを行う制御が可能であるが、マルチプ
レクサチャネルＭＸＣとの間に複数のサブチャネルが使
用されるときは、クロスコール制御が不可能であった。
マルチプレクサチャネルＭＭＣやセレクタチャネルＳＬ
Ｃと接続しているが、この場合、単一ディハイスアドレ
スを使用するときは、クロスコール制御、すなわち第５
図において二つのインタフェースＩＦ−Ａ及びＩＦ−Ｂ
を二つのマルチプレクサチャネルＭＸＣ−Ａ及びＭＸＣ
−Ｂのどちらにも接続し、いずれのマルチプレクサチャ
ネルからも呼出しを行う制御が可能であるが、マルチプ
レクサチャネルＭＸＣとの間に複数のサブチャネルが使
用されるときは、クロスコール制御が不可能であった。
このような場合、従来は、第５図（Ａ）及び（Ｂ）に示
すように、２つのマルチプレクサチャネルＭＸＣ−Ａ又
はＭＸ（、−ＢをインタフェースＩＦ−Ａ又はＩＦ−Ｂ
のどちらかに選択して、それに固定して使用しなければ
ならないという欠点があった。このことは、他の入出力
制御装置においても同様であった。
すように、２つのマルチプレクサチャネルＭＸＣ−Ａ又
はＭＸ（、−ＢをインタフェースＩＦ−Ａ又はＩＦ−Ｂ
のどちらかに選択して、それに固定して使用しなければ
ならないという欠点があった。このことは、他の入出力
制御装置においても同様であった。
本発明の目的は、従来の入出力制御装置の欠点を改善し
、マルチプレクサチャネル接続で、かつ複数サブチャネ
ルを使用する入出力制御装置に可能なりロスコール制御
方式、特にマルチプレクサチャネルとしてバイトマルチ
プレクサを用い、かつ複数サブチャネルを使用する入出
力制御装置に好適なりロスコール制御方式を提供するに
ある。
、マルチプレクサチャネル接続で、かつ複数サブチャネ
ルを使用する入出力制御装置に可能なりロスコール制御
方式、特にマルチプレクサチャネルとしてバイトマルチ
プレクサを用い、かつ複数サブチャネルを使用する入出
力制御装置に好適なりロスコール制御方式を提供するに
ある。
本発明は、前記目的を達成するために、２つのマルチプ
レクサチャネルと、２つの独立した通信ルートによって
接続し、これら各通信ルートに定義された複数のサブチ
ャネルを使用して動作する入出力制御装置のクロスコー
ル制御方式であって、前記通信ルートの識別情報を前記
複数のサブチャネルに対応して格納する記憶手段と、前
記マルチプレクサチャネルからの起動シーケンスを検出
してその通信ルートの識別情報を前記記憶手段に送る手
段と、前記記憶手段の記憶情報を当該サブチャネルに対
する終結ステータス転送終了まで保持させる手段と、起
動シーケンス以後のデータ転送、終結ステータス転送時
には、前記記憶手段の記憶情報を参照してマルチプレク
サチャネルとの通信ルートを確定する手段とを備えるこ
とにより、マルチプレクサチャネル接続で、かつ複数の
サブチャネルを使用する入出力装置のクロスコール制御
を良好に行うようにしたものである。
レクサチャネルと、２つの独立した通信ルートによって
接続し、これら各通信ルートに定義された複数のサブチ
ャネルを使用して動作する入出力制御装置のクロスコー
ル制御方式であって、前記通信ルートの識別情報を前記
複数のサブチャネルに対応して格納する記憶手段と、前
記マルチプレクサチャネルからの起動シーケンスを検出
してその通信ルートの識別情報を前記記憶手段に送る手
段と、前記記憶手段の記憶情報を当該サブチャネルに対
する終結ステータス転送終了まで保持させる手段と、起
動シーケンス以後のデータ転送、終結ステータス転送時
には、前記記憶手段の記憶情報を参照してマルチプレク
サチャネルとの通信ルートを確定する手段とを備えるこ
とにより、マルチプレクサチャネル接続で、かつ複数の
サブチャネルを使用する入出力装置のクロスコール制御
を良好に行うようにしたものである。
以下、通信制御装置ｃｃｐを例にとって、本発明の詳細
な説明する。第１図は、本発明に係る通信制御装置ＣＣ
ＰのチャンネルアダプタＣＡ部分の回路構成の一実施例
を示したものである。
な説明する。第１図は、本発明に係る通信制御装置ＣＣ
ＰのチャンネルアダプタＣＡ部分の回路構成の一実施例
を示したものである。
本発明の通信制御装置は制御プログラム内蔵型の入出力
制御装置であり、チャネルインタフェース制御を受持つ
チャネルアダプタＣＡはマイクロプログラム制御となっ
ている。
制御装置であり、チャネルインタフェース制御を受持つ
チャネルアダプタＣＡはマイクロプログラム制御となっ
ている。
これらの基本的構成及び制御動作は従来の制御プログラ
ム内蔵型の通信制御装置と共通であるので、以下、クロ
スコール制御を行う主要部分であるチャネルアダプタＣ
Ａを中ｌｃ、弓こ説明する。
ム内蔵型の通信制御装置と共通であるので、以下、クロ
スコール制御を行う主要部分であるチャネルアダプタＣ
Ａを中ｌｃ、弓こ説明する。
第１図において、１１はローカル記憶部（Ｌ Ｓ）で制
御プログラムＮＣＰからの入出力命令に対応するデータ
領域、チャネルアダプタＣＡに対するマイクロプログラ
ムのワーク領域として使用される。１２はローカル記憶
部１１に対するローカル記憶部アドレスレジスタ（ＬＳ
ＡＲ） 、１３はアドレスデコーダ（ＡＤ） 、１４は
ローカル記憶部１１から読み出されたデータが一時書き
込まれるローカル記憶部データレジスタ（ＬＳＤＲ）、
１５及び１６は入出力バス、１７はサイクルスチール制
御を行う入出力制御バス（Ｉ ＯＣ，−ＢＵＳ）制御回
路、１８はチャネルアダプタＣＡをマイクロプログラム
制御するマイクロプロセッサ（ＭＰＵ）、１９は制御用
のマイクロプログラムＭＰの格納されている制御プログ
ラム記憶部（ＣＭ）、点線で囲まれた２０はクロスコー
ル制御部である。
御プログラムＮＣＰからの入出力命令に対応するデータ
領域、チャネルアダプタＣＡに対するマイクロプログラ
ムのワーク領域として使用される。１２はローカル記憶
部１１に対するローカル記憶部アドレスレジスタ（ＬＳ
ＡＲ） 、１３はアドレスデコーダ（ＡＤ） 、１４は
ローカル記憶部１１から読み出されたデータが一時書き
込まれるローカル記憶部データレジスタ（ＬＳＤＲ）、
１５及び１６は入出力バス、１７はサイクルスチール制
御を行う入出力制御バス（Ｉ ＯＣ，−ＢＵＳ）制御回
路、１８はチャネルアダプタＣＡをマイクロプログラム
制御するマイクロプロセッサ（ＭＰＵ）、１９は制御用
のマイクロプログラムＭＰの格納されている制御プログ
ラム記憶部（ＣＭ）、点線で囲まれた２０はクロスコー
ル制御部である。
クロスコール制御部２０において、２１はマルチプレク
サチャネルＡ （ＭＸＣ−Ａ）−に対する通信ルートで
受信及びドライブを行うインタフェースＡ （ＩＦ−Ａ
） 、２２はマルチプレクサチャネルＢ（ＭＸ、（、−
Ｂ）に対する通信ルートで′受信及びドライブを行うイ
ンタフェースＢ（ＩＰ−Ｂ）、２３はＩＦ−Ａ２１より
転送されたＭＸＣ−Ａからの出力タグ情報を記憶する出
力タグＡ （ＴＡＧＯ・Ａ）レジスタ、２４はＩＦ−Ｂ
２２より転送されたＭＸＣ−Ｂからの出力タグ情報を記
憶する出力タグＢ （ＴＡＧＯ−Ｂ、）レジスタ、２５
は通信制御装置ｃｃｐから転送された入力タグ情報を記
憶する入力タグ（ＴＡＧＩ）レジスタ、２６はＩＦ−Ａ
２１より転送されたＭＭＣ−Ａのアドレス、コマンド等
の出力バスデータを記憶する出力バスデータＡ （ＢＵ
ＳＯ・Ａ）レジスタ、２７はＩＦ−Ｂ２２より転送され
たＭＸＣ−Ｂのアドレス、コマンド等の出力バスデータ
を記憶する出 ゛カバスデータＢ （Ｉ３ＵＳＯ−Ｂ）
レジスタ、２８は通信制御装置ＣＣＰからの応答データ
やステータス等の入力バスデータを記憶する入力バスデ
ータ（ＢＵＳｌ、）レジスタ、２９はＩＦ・Ａ及び１Ｆ
−Ｂに対するインタフェース・スイッチ（ＩＦＳ）制御
回路、各所にあるＳＷＡ及びＳＷＢはスイッチ制御回路
２９により開閉制御されるスイッチ、３０〜３２はオア
回路である。ＴＡＧＯ・Ａレジスタ２３、ＴＡＧＯ−Ｂ
レジスタ２４、ＴＡＧｌレジスタ２５、ＢＵＳＯ・Ａレ
ジスタ２６、ＢＵＳＯ・Ｂレジスタ２７、ＢＵＳ Ｉレ
ジスタ２８はチャネルインタフェース用レジスタである
。
サチャネルＡ （ＭＸＣ−Ａ）−に対する通信ルートで
受信及びドライブを行うインタフェースＡ （ＩＦ−Ａ
） 、２２はマルチプレクサチャネルＢ（ＭＸ、（、−
Ｂ）に対する通信ルートで′受信及びドライブを行うイ
ンタフェースＢ（ＩＰ−Ｂ）、２３はＩＦ−Ａ２１より
転送されたＭＸＣ−Ａからの出力タグ情報を記憶する出
力タグＡ （ＴＡＧＯ・Ａ）レジスタ、２４はＩＦ−Ｂ
２２より転送されたＭＸＣ−Ｂからの出力タグ情報を記
憶する出力タグＢ （ＴＡＧＯ−Ｂ、）レジスタ、２５
は通信制御装置ｃｃｐから転送された入力タグ情報を記
憶する入力タグ（ＴＡＧＩ）レジスタ、２６はＩＦ−Ａ
２１より転送されたＭＭＣ−Ａのアドレス、コマンド等
の出力バスデータを記憶する出力バスデータＡ （ＢＵ
ＳＯ・Ａ）レジスタ、２７はＩＦ−Ｂ２２より転送され
たＭＸＣ−Ｂのアドレス、コマンド等の出力バスデータ
を記憶する出 ゛カバスデータＢ （Ｉ３ＵＳＯ−Ｂ）
レジスタ、２８は通信制御装置ＣＣＰからの応答データ
やステータス等の入力バスデータを記憶する入力バスデ
ータ（ＢＵＳｌ、）レジスタ、２９はＩＦ・Ａ及び１Ｆ
−Ｂに対するインタフェース・スイッチ（ＩＦＳ）制御
回路、各所にあるＳＷＡ及びＳＷＢはスイッチ制御回路
２９により開閉制御されるスイッチ、３０〜３２はオア
回路である。ＴＡＧＯ・Ａレジスタ２３、ＴＡＧＯ−Ｂ
レジスタ２４、ＴＡＧｌレジスタ２５、ＢＵＳＯ・Ａレ
ジスタ２６、ＢＵＳＯ・Ｂレジスタ２７、ＢＵＳ Ｉレ
ジスタ２８はチャネルインタフェース用レジスタである
。
３３は２プロセツサ・スイッチ・レジスタ（ＴＰＳＲ）
で、クロスコールに関しハードウェアとファームウェア
の制御情報交換用のレジスタとなっており、そのビット
定義は第２図に示されている。
で、クロスコールに関しハードウェアとファームウェア
の制御情報交換用のレジスタとなっており、そのビット
定義は第２図に示されている。
第２図において、イニシャル・セレクションＡ（ＩＳＡ
）ビットはＩＦ−Ａよりチャネルコマンドを受領したと
きオンとなり、イニシャル・セレクションＢ（ＩＳＢ）
ビットはＩ’Ｆ −Ｂよりチャネルコマンドを受領した
ときにオンとなり、セント・ニュートラルピントはＩＦ
−Ａ又はＩＦ−Ｂのスイッチ状態よりニュートラルに戻
すときにオンとなり、スイッチＡ（ＳＷ−Ａ）ピントは
Ｉ’ Ｆ・八へ強制スイッチするときにオンとなり、ス
イッチＢ （ＳＷ・Ｂ）ビットはＩＦ−Ｂへ強制スイッ
チするときにオンとなる。
）ビットはＩＦ−Ａよりチャネルコマンドを受領したと
きオンとなり、イニシャル・セレクションＢ（ＩＳＢ）
ビットはＩ’Ｆ −Ｂよりチャネルコマンドを受領した
ときにオンとなり、セント・ニュートラルピントはＩＦ
−Ａ又はＩＦ−Ｂのスイッチ状態よりニュートラルに戻
すときにオンとなり、スイッチＡ（ＳＷ−Ａ）ピントは
Ｉ’ Ｆ・八へ強制スイッチするときにオンとなり、ス
イッチＢ （ＳＷ・Ｂ）ビットはＩＦ−Ｂへ強制スイッ
チするときにオンとなる。
次に、第１図のクロスコール動作について説明する。
今、ＭＸＣ−Ａよりチャネル・コマンドを発呼する起動
シーケンスがＩＦ−Ａを経由してチャネルアダプタＣＡ
に到達したとする。これにより出力タグ線Ａがオンであ
ることを示すＴＡＧＯｉ Ａレジスタ２３上めビットが
オンになる。
シーケンスがＩＦ−Ａを経由してチャネルアダプタＣＡ
に到達したとする。これにより出力タグ線Ａがオンであ
ることを示すＴＡＧＯｉ Ａレジスタ２３上めビットが
オンになる。
このとき、Ｉ’ Ｆ Ｓ制御回路２９のスイッチ状態が
ニュートラルであるとすると、まず【Ｆｓ制御回路２９
は、ＴＡＧＯ−Ａレジスタ２３上の出力タグ線への状態
を示すビットがオンであることを確認して、ＢＵＳＯ−
Ａレジスタ２６上の起動アドレス情報のチェックを行う
。起動アドレスが通信制御装置ＣＣＰに定義されている
サブチャネル範囲に入っている場合は、ＩＦＳ制御回路
２９のスイッチ状態をＡ側にセントして各スイッチＳＷ
Ａをオンにするとともに、Ｔ ）） Ｓ Ｒ３３上の起
動シーケンスを示すＩＳＡビットをオンとしてマイクロ
プロセッサ１８に割込みをかける。
ニュートラルであるとすると、まず【Ｆｓ制御回路２９
は、ＴＡＧＯ−Ａレジスタ２３上の出力タグ線への状態
を示すビットがオンであることを確認して、ＢＵＳＯ−
Ａレジスタ２６上の起動アドレス情報のチェックを行う
。起動アドレスが通信制御装置ＣＣＰに定義されている
サブチャネル範囲に入っている場合は、ＩＦＳ制御回路
２９のスイッチ状態をＡ側にセントして各スイッチＳＷ
Ａをオンにするとともに、Ｔ ）） Ｓ Ｒ３３上の起
動シーケンスを示すＩＳＡビットをオンとしてマイクロ
プロセッサ１８に割込みをかける。
マイクロプロセッサ１８は、マイクロプログラムＭＰに
より起動シーケンスを開始し、通信制御装置ＣＣＰの制
御プログラムＮＣＰに通知する。
より起動シーケンスを開始し、通信制御装置ＣＣＰの制
御プログラムＮＣＰに通知する。
次いでマイクロプロセッサ１８は、ＭＸＣ−Ａより送ら
れてＢＵＳＱ・Ａレジスタ２６に書込まれた起動アドレ
スやチャネルコマンドを読出してローカル記憶部１１に
格納する。このＭＸＣ−Ａより送られてＢＵＳＯ−Ａレ
ジスタ２６に書込まれた起動アドレスやチャネルコマン
ドを読出すま゛での一連の動作は、ＴＡＧＯ−Ａ、、Ｔ
ＡＧＯ−Ｂ、ＴＡＧ−Ｉ、ＢＵＳＯ−Ａ、ＢＵＳＯ−Ｂ
の各レジスタを用いた公知のチャネル・インタフェース
動作と同様であり、本発明のクロスコール制御勤作の理
解にその詳細な説明は不要であるので省略する。
れてＢＵＳＱ・Ａレジスタ２６に書込まれた起動アドレ
スやチャネルコマンドを読出してローカル記憶部１１に
格納する。このＭＸＣ−Ａより送られてＢＵＳＯ−Ａレ
ジスタ２６に書込まれた起動アドレスやチャネルコマン
ドを読出すま゛での一連の動作は、ＴＡＧＯ−Ａ、、Ｔ
ＡＧＯ−Ｂ、ＴＡＧ−Ｉ、ＢＵＳＯ−Ａ、ＢＵＳＯ−Ｂ
の各レジスタを用いた公知のチャネル・インタフェース
動作と同様であり、本発明のクロスコール制御勤作の理
解にその詳細な説明は不要であるので省略する。
第３図は、ローカル記憶部１１のクロスコール制御領域
のピント定義を示したものである。クロスコール制御領
域は実際には全サブチャネル数に対応して２５６番地あ
るが、図には１６進で１００番地から１６でＩＦＦ番地
までにサブチャネルＸ“００”〜” Ｆ Ｆ”に相当す
るアドレスが対応づけられている。ＩＮＴＦ−Ａ及びＩ
ＮＴＦ −Ｂの各ビットはＭＭＣ−Ａ及びＭＸＣ−Ｂ
から発呼があったときにそれぞれオンになる。マイクロ
プロセッサ１８は、ＢＵＳＯ・Ａレジスタ２６からＭＸ
Ｃ−Ａの起動アドレスをローカル記憶部１１のクロスコ
ール制御領域に格納する際、ＢＵＳＯ・Ａレジスタ２６
の情報をベースにしたローカル・ストレージ・アドレス
を作成し、ＩＮＴＦ・Ａビットをオンにしてローカル記
憶部１１に書込みを行う。
のピント定義を示したものである。クロスコール制御領
域は実際には全サブチャネル数に対応して２５６番地あ
るが、図には１６進で１００番地から１６でＩＦＦ番地
までにサブチャネルＸ“００”〜” Ｆ Ｆ”に相当す
るアドレスが対応づけられている。ＩＮＴＦ−Ａ及びＩ
ＮＴＦ −Ｂの各ビットはＭＭＣ−Ａ及びＭＸＣ−Ｂ
から発呼があったときにそれぞれオンになる。マイクロ
プロセッサ１８は、ＢＵＳＯ・Ａレジスタ２６からＭＸ
Ｃ−Ａの起動アドレスをローカル記憶部１１のクロスコ
ール制御領域に格納する際、ＢＵＳＯ・Ａレジスタ２６
の情報をベースにしたローカル・ストレージ・アドレス
を作成し、ＩＮＴＦ・Ａビットをオンにしてローカル記
憶部１１に書込みを行う。
その後、マイクロプロセッサ１８は起動ステータスをＭ
ＸＣ−Ａに転送して起動シーケンスを終了し、通信制御
装置ＣＣＰの制御プログラムＮＣＰに割込みをかける。
ＸＣ−Ａに転送して起動シーケンスを終了し、通信制御
装置ＣＣＰの制御プログラムＮＣＰに割込みをかける。
このときＴＡＧＩレジスタ２５上のステータスビット（
図示せず）はオンになる。制御プログラムＮＣＰは、割
込みを受けると、チャネルへの転送アドレスをローカル
記憶部１１にセットする。
図示せず）はオンになる。制御プログラムＮＣＰは、割
込みを受けると、チャネルへの転送アドレスをローカル
記憶部１１にセットする。
起動シーケンスが終了すると、マイクロプロセッサ１８
はＴＡＧＩレジスタ２５をクリアするとともに、インタ
フェースのスイッチをチャネルコマンドに応じて制御す
る。すなわち、データ転送を伴わないコマンドの場合は
、ローカル記憶部ｌｌのＩＮＴＦ−Ａビットをリセット
するとともにＴＰＳＲ３３のセント・ニュートラルビッ
トをオンにし、スイッチ状態をニュートラルへ戻すよう
ＩＦＳ制御回路２９へ指令する。一方、データ転送を伴
うチャネルコマンドの場合は、引続き同じスイッチ状態
、すなわちＳＷＡを保持する必要があるため、上記の様
なスイッチ制御は行われない。
はＴＡＧＩレジスタ２５をクリアするとともに、インタ
フェースのスイッチをチャネルコマンドに応じて制御す
る。すなわち、データ転送を伴わないコマンドの場合は
、ローカル記憶部ｌｌのＩＮＴＦ−Ａビットをリセット
するとともにＴＰＳＲ３３のセント・ニュートラルビッ
トをオンにし、スイッチ状態をニュートラルへ戻すよう
ＩＦＳ制御回路２９へ指令する。一方、データ転送を伴
うチャネルコマンドの場合は、引続き同じスイッチ状態
、すなわちＳＷＡを保持する必要があるため、上記の様
なスイッチ制御は行われない。
この場合には、ローカル記憶部１１上のＩＮＴＦ・Ａビ
ットはデータ転送及びステータス転送終了まで保持され
る。
ットはデータ転送及びステータス転送終了まで保持され
る。
起動シーケンスによる制御プログラムＮＣＰへの割込み
後のデータ転送、ステータス転送指示に対しては、制御
プログラムＮＣＰのセットしたローカル記憶部１１内の
転送アドレスをベースとして、クロスコール制御領域の
該当アドレスを参照して、どちらのインタフェースに対
して転送を行うべきかの情報を得る。実施例の場合は、
ＩＮＴＦ−Ａがオンである。マイクロプロセッサ１８は
、コノ情＊１ａＩ＝コ１ｊＬ ッＴ Ｔ Ｐ Ｓ Ｒ３
３（７） Ｓ Ｗ−Ａ ヒｙ Ｆをオンとし、リクエス
ト・イン信号を送出して転送シーケンスを開始する。
後のデータ転送、ステータス転送指示に対しては、制御
プログラムＮＣＰのセットしたローカル記憶部１１内の
転送アドレスをベースとして、クロスコール制御領域の
該当アドレスを参照して、どちらのインタフェースに対
して転送を行うべきかの情報を得る。実施例の場合は、
ＩＮＴＦ−Ａがオンである。マイクロプロセッサ１８は
、コノ情＊１ａＩ＝コ１ｊＬ ッＴ Ｔ Ｐ Ｓ Ｒ３
３（７） Ｓ Ｗ−Ａ ヒｙ Ｆをオンとし、リクエス
ト・イン信号を送出して転送シーケンスを開始する。
データ転送及び終結ステータス転送を終了すると、ＭＭ
Ｃ−Ａについてのローカル記憶部１１上のクロスコール
制御情報は不要となるので、終結ステータスがＭＸ（、
−Ａに受領された後、マイクロプロセッサ１８はＴＰＳ
Ｒ３３上のセット・ニュートラルビットをオンとし、５
Ｗ−Ａビットをリセットし、インタフェースをインタフ
ェースＡからニュートラル状態へ戻し、チャネルコマン
ドの実行を終了する。
Ｃ−Ａについてのローカル記憶部１１上のクロスコール
制御情報は不要となるので、終結ステータスがＭＸ（、
−Ａに受領された後、マイクロプロセッサ１８はＴＰＳ
Ｒ３３上のセット・ニュートラルビットをオンとし、５
Ｗ−Ａビットをリセットし、インタフェースをインタフ
ェースＡからニュートラル状態へ戻し、チャネルコマン
ドの実行を終了する。
以上は、ニュートラル状態からインタフェースＡ’（Ｉ
Ｆ″・Ａ２１）への起動がががった場合について説明し
たが、ニュートラルからインタフェースＢ （ＩＦ−８
２２）へ起動がががった場合も同様な制御手順で起動シ
ーケンス及びチャネルコマンド等のチャネルシーケンス
が実行される。
Ｆ″・Ａ２１）への起動がががった場合について説明し
たが、ニュートラルからインタフェースＢ （ＩＦ−８
２２）へ起動がががった場合も同様な制御手順で起動シ
ーケンス及びチャネルコマンド等のチャネルシーケンス
が実行される。
なお、インタフェースＢ （ＩＦ−Ｂ２２）がスイッチ
状態、すなわちチャネルシーケンスの実行中にインタフ
ェースＡ（ＩＦ−Ａ２１）より起動がかかった場合、も
しくは逆のケースのときは、起動をか°けたインタフェ
ースに対して“ビジー”ステータスを応答するのは、一
般に行われているクロスコール制御方式と同様である。
状態、すなわちチャネルシーケンスの実行中にインタフ
ェースＡ（ＩＦ−Ａ２１）より起動がかかった場合、も
しくは逆のケースのときは、起動をか°けたインタフェ
ースに対して“ビジー”ステータスを応答するのは、一
般に行われているクロスコール制御方式と同様である。
本発明のクロスコール制御方式は、第４図に例示するよ
うに、マルチプレクサチャネルＭＸＣにハイドマルチプ
レクサを用いた場合にクロスコール制御動作が行われる
。
うに、マルチプレクサチャネルＭＸＣにハイドマルチプ
レクサを用いた場合にクロスコール制御動作が行われる
。
第４図は、３個のサブチャネル５ｕｂＣＨ１〜５ｕｂＣ
Ｈ３を例にとッテ、ＭＭＣ−Ａ及びＭＸＣ−Ｂとしてバ
イトマルチプレクサを用いた場合のクロスコール制御動
作例を示したものである。
Ｈ３を例にとッテ、ＭＭＣ−Ａ及びＭＸＣ−Ｂとしてバ
イトマルチプレクサを用いた場合のクロスコール制御動
作例を示したものである。
図において、上段はインタフェースＡ（ＩＦ−Ａ２１）
、下段はインタフェースＢ （ＩＦ−Ｂ２２）、Ｉｓは
起動シーケンス、ＤＴはデータ転送サイクル、ＳＴは終
結ステータス転送サイクルを示す。サブチャネル１はＴ
＋”においてインタフェースＡに起動をかけ、Ｉ３．Ｉ
５でデータ転送を行６１Ｔ７で終結ステータスを転送し
て第１回のチャネルシーケンスを終了する。次にＴ’＋
２でインタフェースＢに起動をかけ、Ｔ Ｉ４でデータ
転送を行い、１゛１ｏで終結ステータスを転送して第２
回目のチャネルシーケンスを終了する。サブチャネル２
は、Ｉ４でインタフェースＡに起動をかけ、Ｉ９でデー
タを転送し、Ｔｏで終結ステータスを転送して第１回の
チャネルシーケンスを終了する。次いでＴＩＥでインク
フェースＢに起動をかけ、ＴｌＢでデータを転送し、Ｔ
２１１で終結ステータスを転送して第２回目のチャネル
シーケンスを終了する。サブチャネル３は、Ｉ２でイン
タフェースＢに起動をかけ、Ｉ６ 、Ｔｅでデータを転
送し、Ｔ’＋ｏで終結ステータスを転送して第１回のチ
ャネルシーケンスを終了する。次にＴ１３でインタフェ
ースＡに起動をかけ、ＴＩ５でデータを転送し、ＴＩ７
で終結ステータスを転送して第２回目のチャネルシーケ
ンスを終了する。
、下段はインタフェースＢ （ＩＦ−Ｂ２２）、Ｉｓは
起動シーケンス、ＤＴはデータ転送サイクル、ＳＴは終
結ステータス転送サイクルを示す。サブチャネル１はＴ
＋”においてインタフェースＡに起動をかけ、Ｉ３．Ｉ
５でデータ転送を行６１Ｔ７で終結ステータスを転送し
て第１回のチャネルシーケンスを終了する。次にＴ’＋
２でインタフェースＢに起動をかけ、Ｔ Ｉ４でデータ
転送を行い、１゛１ｏで終結ステータスを転送して第２
回目のチャネルシーケンスを終了する。サブチャネル２
は、Ｉ４でインタフェースＡに起動をかけ、Ｉ９でデー
タを転送し、Ｔｏで終結ステータスを転送して第１回の
チャネルシーケンスを終了する。次いでＴＩＥでインク
フェースＢに起動をかけ、ＴｌＢでデータを転送し、Ｔ
２１１で終結ステータスを転送して第２回目のチャネル
シーケンスを終了する。サブチャネル３は、Ｉ２でイン
タフェースＢに起動をかけ、Ｉ６ 、Ｔｅでデータを転
送し、Ｔ’＋ｏで終結ステータスを転送して第１回のチ
ャネルシーケンスを終了する。次にＴ１３でインタフェ
ースＡに起動をかけ、ＴＩ５でデータを転送し、ＴＩ７
で終結ステータスを転送して第２回目のチャネルシーケ
ンスを終了する。
以上の説明は通信制御装置を例にとって説明したが、本
発明のクロスコール制御方式は、通信制御装置の場合に
限定されるものではなく、他の入出力制御装置のクロス
コール制御方式にも用いられるものである。
発明のクロスコール制御方式は、通信制御装置の場合に
限定されるものではなく、他の入出力制御装置のクロス
コール制御方式にも用いられるものである。
以上説明したように、本発明によれば、マルチプレクサ
接続で、かつ複数サブチャネルを使用する入出力制御装
置においてもクロスコール制御が可能となり、特にマル
チプレクサチャネルとしてバイトマルチプレクサを使用
すると複数の一各サブチャネルに平等に起動の機会が与
えられるので良好なりロスコールを行うことができる。
接続で、かつ複数サブチャネルを使用する入出力制御装
置においてもクロスコール制御が可能となり、特にマル
チプレクサチャネルとしてバイトマルチプレクサを使用
すると複数の一各サブチャネルに平等に起動の機会が与
えられるので良好なりロスコールを行うことができる。
また、システムとして見たトータルスループットの向上
をもたらし、かつチャネル障害時にも自動的にバスの選
択が可能となり、システムの信頼性を向上さセることが
できる。
をもたらし、かつチャネル障害時にも自動的にバスの選
択が可能となり、システムの信頼性を向上さセることが
できる。
第１図は本発明に係る入出力制御装置のクロス制御方式
の一実施例である通信制御装置におけるチャネルアダプ
タの回路構成の説明図、第２図は第１図のチャネルアダ
プタに用いられる２プロセツサ・スイッチ・レジスタ（
ＴＰＳ、Ｒ）のビット定義の説明図、第３図は第１図の
チャネルアダプタに用いられるローカル記憶部（ＬＳ）
のクロスコール制御領域のビット定義の説明図、第４図
は第１図の動作例の説明図、第５図は従来の通信制御装
置の説明図である。 １１・・・・・・ローカル記憶部（ＬＳ）、１２・・・
・・・ローカル記憶部アドレスレジスタ（ＬＳＡＲ）
、１３・・・・・・アドレスレコーダ（ＡＤ）、１４・
・・・・・ローカル記憶部データレジスタ（ＬＳＤＲ）
、１５ 。 １６・・・・・・入出力バス、１７・・・・・・入出力
制御バス（ｉｏｃｍＢＵＳ）制御回路、１８・・・・・
・マイクロプロセッサ（ＭＰＵ） 、１９・・・・・・
制御プログラム記憶部（ＣＭ）、２０・・・・・・クロ
スコール制御部、２１・・・・・・インタフェースＡ
（ＩＦ−Ａ） 、２２・・・・・・インタフェースＢ
（ＩＦ−Ｂ） 、２３・・・・・・出力タグ（ＴＡＧＯ
・Ａ）レジスタ、２４・・・・・・出力タグＢ （ＴＡ
ＧＯ・Ｂ）レジスタ、２５・・団・入力タグ（ＴＡＧＩ
）レジスタ、２６・・・・・・出力バスデータＡ （Ｂ
ＵＳＯ・Ａ）レジスタ、２７・・・・・・出力バスデー
タ（ＢＵＳＯ・Ｂ）レジスタ、２８・旧・・入力バスデ
ータ（ＢＵＳＩ）レジスタ、２９・・・・・・インタフ
ェース・スイッチ（ＩＦＳ）制御回路、３０〜３２・・
・・・・オア回路、３３・・・・・・２プロセツサ・ス
イッチ・レジスタ（ＴＰＳＲ）。 特許出願人 富 士 通 株式会社
の一実施例である通信制御装置におけるチャネルアダプ
タの回路構成の説明図、第２図は第１図のチャネルアダ
プタに用いられる２プロセツサ・スイッチ・レジスタ（
ＴＰＳ、Ｒ）のビット定義の説明図、第３図は第１図の
チャネルアダプタに用いられるローカル記憶部（ＬＳ）
のクロスコール制御領域のビット定義の説明図、第４図
は第１図の動作例の説明図、第５図は従来の通信制御装
置の説明図である。 １１・・・・・・ローカル記憶部（ＬＳ）、１２・・・
・・・ローカル記憶部アドレスレジスタ（ＬＳＡＲ）
、１３・・・・・・アドレスレコーダ（ＡＤ）、１４・
・・・・・ローカル記憶部データレジスタ（ＬＳＤＲ）
、１５ 。 １６・・・・・・入出力バス、１７・・・・・・入出力
制御バス（ｉｏｃｍＢＵＳ）制御回路、１８・・・・・
・マイクロプロセッサ（ＭＰＵ） 、１９・・・・・・
制御プログラム記憶部（ＣＭ）、２０・・・・・・クロ
スコール制御部、２１・・・・・・インタフェースＡ
（ＩＦ−Ａ） 、２２・・・・・・インタフェースＢ
（ＩＦ−Ｂ） 、２３・・・・・・出力タグ（ＴＡＧＯ
・Ａ）レジスタ、２４・・・・・・出力タグＢ （ＴＡ
ＧＯ・Ｂ）レジスタ、２５・・団・入力タグ（ＴＡＧＩ
）レジスタ、２６・・・・・・出力バスデータＡ （Ｂ
ＵＳＯ・Ａ）レジスタ、２７・・・・・・出力バスデー
タ（ＢＵＳＯ・Ｂ）レジスタ、２８・旧・・入力バスデ
ータ（ＢＵＳＩ）レジスタ、２９・・・・・・インタフ
ェース・スイッチ（ＩＦＳ）制御回路、３０〜３２・・
・・・・オア回路、３３・・・・・・２プロセツサ・ス
イッチ・レジスタ（ＴＰＳＲ）。 特許出願人 富 士 通 株式会社
Claims (2)
- （１）２つのマルチプレクサチャネルと、２つの独立し
た通信ルートによって接続し、これら各通・化ルートに
定義された複数のサブチャネルを使。 用して動作する入出力制御装置のクロスコール制御方式
であって、前記通信ルートの識別情報を前記複数のサブ
チャネルに対応して格納する記憶手段と、前記マルチプ
レクサチャネルからの起動シーケンスを検出してその通
信ルートの識別情報を前記記憶手段に送る手段と、前記
記憶手段の記憶情報を当該サブチャネルに対する終結ス
テータス転送終了まで保持させる手段と、起動シーケン
ス以後のデータ転送、終結ステータス転送時には、前記
記憶手段の記憶情報を参照してマルチプレクサチャネル
との通信ルートを確定する手段とを備えたことを特徴と
する入出力制御装置のクロスコール制御方式。 - （２）２つのマルチプレクサチャネルがバイトマルチブ
レク号であることを特徴とする特許請求の範囲第１項記
載のクロスコール制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111400A JPS60254355A (ja) | 1984-05-31 | 1984-05-31 | クロスコ−ル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111400A JPS60254355A (ja) | 1984-05-31 | 1984-05-31 | クロスコ−ル制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254355A true JPS60254355A (ja) | 1985-12-16 |
Family
ID=14560188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111400A Pending JPS60254355A (ja) | 1984-05-31 | 1984-05-31 | クロスコ−ル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254355A (ja) |
-
1984
- 1984-05-31 JP JP59111400A patent/JPS60254355A/ja active Pending
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