JPS60254483A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60254483A JPS60254483A JP59109482A JP10948284A JPS60254483A JP S60254483 A JPS60254483 A JP S60254483A JP 59109482 A JP59109482 A JP 59109482A JP 10948284 A JP10948284 A JP 10948284A JP S60254483 A JPS60254483 A JP S60254483A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（７）発明の技術分野
本発明は半導体記憶装置に関し、特に少くとも行アドレ
ス信号が変化したときと、行アドレス信号が変化せず列
アドレス信号のみが変化したときとを識別する信号が出
力される識別信号発生回路を有する半導体記憶装置に関
する。
ス信号が変化したときと、行アドレス信号が変化せず列
アドレス信号のみが変化したときとを識別する信号が出
力される識別信号発生回路を有する半導体記憶装置に関
する。
（イ）技術の背景
一般に半導体記憶装置例えばスタティックＲＡＭにおい
ては、アドレス信号に変化を与えて所定の行選択および
列選択を行ない所定のメモリセルの記憶内容を読出すの
であるが、その場合アドレス信号が変化してから正しい
データが読み出されるまでに所謂アクセスタイムと称す
る相応の時間を要していた。
ては、アドレス信号に変化を与えて所定の行選択および
列選択を行ない所定のメモリセルの記憶内容を読出すの
であるが、その場合アドレス信号が変化してから正しい
データが読み出されるまでに所謂アクセスタイムと称す
る相応の時間を要していた。
しかしながらアドレス指定の切換えが行側（Ｘ側すなわ
ちロウ側）のアドレス線に生じ行選択線すなわちワード
線の選択が切換えられる場合と、アドレス指定の切換え
が列側（Ｙ側すなわちコラム側）のアドレス線に生じ列
選択線の選択が切換えられる場合とではデータ読出しに
要する時間すなわちアクセスタイムがかなり相違し、前
者の場合は後者の場合の２倍程度、すなわち−例を挙げ
ると、後者の場合が５０ ｎ、であるのに対し前者の場
合は１００ ｎｓ程度の時間を要する。
ちロウ側）のアドレス線に生じ行選択線すなわちワード
線の選択が切換えられる場合と、アドレス指定の切換え
が列側（Ｙ側すなわちコラム側）のアドレス線に生じ列
選択線の選択が切換えられる場合とではデータ読出しに
要する時間すなわちアクセスタイムがかなり相違し、前
者の場合は後者の場合の２倍程度、すなわち−例を挙げ
ると、後者の場合が５０ ｎ、であるのに対し前者の場
合は１００ ｎｓ程度の時間を要する。
その理由は、各行選択線すなわち各ワード線はその行に
属するすべてのメモリセル（例えばＭＣｏ。
属するすべてのメモリセル（例えばＭＣｏ。
からＭＣｏｍｔでのメモリセル）にそれぞれ２個のトラ
ンジスタのダート、すなわチ合計２ （ｍ＋１ ）個の
ダートを介して接続されておシ（第２図参照）、該行選
択線に付属している容量成分が大であるのに対し、各列
選択線は列選択デコーダから比較的近い点で単に２個の
トランジスタのダートに接続されているにすぎず、した
がって該列選択線に付属している容量成分が小であるこ
とによるものと考えられる。
ンジスタのダート、すなわチ合計２ （ｍ＋１ ）個の
ダートを介して接続されておシ（第２図参照）、該行選
択線に付属している容量成分が大であるのに対し、各列
選択線は列選択デコーダから比較的近い点で単に２個の
トランジスタのダートに接続されているにすぎず、した
がって該列選択線に付属している容量成分が小であるこ
とによるものと考えられる。
←）従来技術と問題点
従来の半導体記憶装置例えばスタティックＲＡＭにおい
ては、アドレス指定の切換えが行側（ロウ、側）のアド
レス線に生じた場合も、列側（コラム側）のアドレス線
に生じた場合もデータ読出しに要する時間として一律な
値を採用していた。
ては、アドレス指定の切換えが行側（ロウ、側）のアド
レス線に生じた場合も、列側（コラム側）のアドレス線
に生じた場合もデータ読出しに要する時間として一律な
値を採用していた。
すなわちアドレス指定の切換えが行側のアドレス線のみ
に生じた場合および行側と列側のアドレス線に同時に生
じた場合のみならず、列側のアドレス線のみ忙生じた場
合にも、データ読出しに要する時間としては、行側のア
ドレス指定の切換えを行なう場合の時間すなわち上述し
たような大きい値を設定しており、アドレス指定の切換
えが行なわれた場合には常にそのように一律に設定した
アクセスタイムが経過した後にシステム側から読出しデ
ータの取シ入れが可能であることを指示する信号所謂ス
トローブ信号をかけていた。
に生じた場合および行側と列側のアドレス線に同時に生
じた場合のみならず、列側のアドレス線のみ忙生じた場
合にも、データ読出しに要する時間としては、行側のア
ドレス指定の切換えを行なう場合の時間すなわち上述し
たような大きい値を設定しており、アドレス指定の切換
えが行なわれた場合には常にそのように一律に設定した
アクセスタイムが経過した後にシステム側から読出しデ
ータの取シ入れが可能であることを指示する信号所謂ス
トローブ信号をかけていた。
このことはアドレス指定の切換えが列側のアドレス線の
みに生じた場合には、正しいデータが読み出されてから
上記ストローブ信号がかかるまでに無駄な時間を費すこ
とになり、したがって次々とアドレス指定の切換えが行
なわれて行く記憶装置としてはそのような無駄な時間を
費すことによってその動作速度が低下してし甘うという
問題点があった。
みに生じた場合には、正しいデータが読み出されてから
上記ストローブ信号がかかるまでに無駄な時間を費すこ
とになり、したがって次々とアドレス指定の切換えが行
なわれて行く記憶装置としてはそのような無駄な時間を
費すことによってその動作速度が低下してし甘うという
問題点があった。
に）発明の目的
本発明の目的は、半導体記憶装置においてアドレス指定
の切換えが列側のアドレス線のみに生じた場合と、それ
以外の場合すなわちアドレス指定の切換えが行側のアド
レス線のみに生じた場合および行側・列側双方のアドレ
ス線に同時に生じた場合とを識別する信号を発生させる
という着想にもとづいて、アドレス指定の切換えが列側
のアドレス線のみに生じた場合における読出しデータ出
力発生後に生ずる無駄な時間を節約し、それＫよって、
半導体記憶装置の有効活用を可能にしつつ、その動作速
度を向上させることにある。
の切換えが列側のアドレス線のみに生じた場合と、それ
以外の場合すなわちアドレス指定の切換えが行側のアド
レス線のみに生じた場合および行側・列側双方のアドレ
ス線に同時に生じた場合とを識別する信号を発生させる
という着想にもとづいて、アドレス指定の切換えが列側
のアドレス線のみに生じた場合における読出しデータ出
力発生後に生ずる無駄な時間を節約し、それＫよって、
半導体記憶装置の有効活用を可能にしつつ、その動作速
度を向上させることにある。
（６）発明の構成
本発明によれば、行アドレス信号の変化を検出する第１
の検出回路；列アドレス信号の変化を検出する第２の検
出回路；および該第１の検出回路の出力信号と該第２の
検出回路の出力信号とによシ制御され、少くとも行アド
レス信号が変化したときに、行アドレス信号が変化せず
列アドレス信号のみが変化したときとを識別する信号が
出力される識別信号発生回路；を具備する半導体記憶装
置が提供される。
の検出回路；列アドレス信号の変化を検出する第２の検
出回路；および該第１の検出回路の出力信号と該第２の
検出回路の出力信号とによシ制御され、少くとも行アド
レス信号が変化したときに、行アドレス信号が変化せず
列アドレス信号のみが変化したときとを識別する信号が
出力される識別信号発生回路；を具備する半導体記憶装
置が提供される。
ａ）実施例
第１図は、本発明の一実施例としての半導体記憶装置の
概略構成を示すもので、本発明がスタティックＲＡＭに
適用された場合が示されている。
概略構成を示すもので、本発明がスタティックＲＡＭに
適用された場合が示されている。
該スタティックＲＡＭには図示されるように所定数の行
選択線（ワード線） Ｘ ６ ｐ Ｘ Ｉ Ｔ・・・Ｘ
ｔと、列選択線Ｙ Ｏ＊ Ｙ ｌ＋・・・Ｙｍと、所定
の列選択線にトランジスタＱｏｌｒ Ｑｏ２： Ｑｌｔ
ｅ Ｑｘ＊ ； ”’Ｑｍｔ ＊Ｑｍｚを介して接続
されたビット線対Ｂ６ ｅ ｎｏ ：Ｂ＊＃ Ｂｔ：
−Ｂｍ ＋ Ｂｍとが設けられ、該ワード線と該ビット
線対との交叉点には多数のメモリセルＭＣｏｏ ＋ Ｍ
Ｃｏｔ ｔ ”’ＭＣｏｍ： ＭＣ１，、ＭＣＩＩ ＋
・−・Ｍｏｌｍ −； ＭＣ１ｏ 、 ＭＣ６Ｉ 、
−ＭＣｈｎが接続される。
選択線（ワード線） Ｘ ６ ｐ Ｘ Ｉ Ｔ・・・Ｘ
ｔと、列選択線Ｙ Ｏ＊ Ｙ ｌ＋・・・Ｙｍと、所定
の列選択線にトランジスタＱｏｌｒ Ｑｏ２： Ｑｌｔ
ｅ Ｑｘ＊ ； ”’Ｑｍｔ ＊Ｑｍｚを介して接続
されたビット線対Ｂ６ ｅ ｎｏ ：Ｂ＊＃ Ｂｔ：
−Ｂｍ ＋ Ｂｍとが設けられ、該ワード線と該ビット
線対との交叉点には多数のメモリセルＭＣｏｏ ＋ Ｍ
Ｃｏｔ ｔ ”’ＭＣｏｍ： ＭＣ１，、ＭＣＩＩ ＋
・−・Ｍｏｌｍ −； ＭＣ１ｏ 、 ＭＣ６Ｉ 、
−ＭＣｈｎが接続される。
更に所定のワード線を選択するだめの行選択デコーダ群
１および所定のビット線対を選択するための列選択デコ
ーダ群２が設けられる°。そして所定のワード線例えば
Ｘ、を選択する場合にはアドレス線ＡＯＩ Ａｌ ＋・
・・Ａｉからそれぞれ行選択デコーダ群１に入力される
アドレス信号の信号レベルの所定の組合せによって行選
択デコーダ１ｏからワード線ＸｏＫＨレベルの選択信号
が出力される。
１および所定のビット線対を選択するための列選択デコ
ーダ群２が設けられる°。そして所定のワード線例えば
Ｘ、を選択する場合にはアドレス線ＡＯＩ Ａｌ ＋・
・・Ａｉからそれぞれ行選択デコーダ群１に入力される
アドレス信号の信号レベルの所定の組合せによって行選
択デコーダ１ｏからワード線ＸｏＫＨレベルの選択信号
が出力される。
一方所定のビット線対例えばＢｏｌＢ′Ｏを選択する場
合にはアドレス線Ａｊ、Ａｋ・−Ａｎからそれぞれ列選
択デコーダ群２に入力されるアドレス信号ＯＨＭレベル
の所定の組合せによって列選択デコーダ２０から列選択
線ＹｏＫＨレベルの選択信号が出力される。
合にはアドレス線Ａｊ、Ａｋ・−Ａｎからそれぞれ列選
択デコーダ群２に入力されるアドレス信号ＯＨＭレベル
の所定の組合せによって列選択デコーダ２０から列選択
線ＹｏＫＨレベルの選択信号が出力される。
そしてこれら行選択デコーダ群および列選択デコーダ群
によって所定のワード線およびビット線対が選択され、
データ出力バッファ３１又は書込みバッファ３２を通じ
て所定のメモリセルからのデータ読出し又は所定のメモ
リセルへのデータ書込みを行なう。
によって所定のワード線およびビット線対が選択され、
データ出力バッファ３１又は書込みバッファ３２を通じ
て所定のメモリセルからのデータ読出し又は所定のメモ
リセルへのデータ書込みを行なう。
なおデコーダ回路の一例が第４図において行選択デコー
ダ１０として示されておシ、この場合、入力アドレス線
Ａｏ乃至Ａｉの信号レベルがすべてＬレベルのときＨレ
ベルの出力ｓ１を生じ、該出力Ｓ、がトランジスタＴｍ
のダートに加えられ、またトランジスタＴｋ、Ｔｔから
なるインバータを介してＬレベル信号がトランジスタＴ
ｎのｆ−）１ｃ加えられ、ワード線ＸＯをＨレベルにス
ル。
ダ１０として示されておシ、この場合、入力アドレス線
Ａｏ乃至Ａｉの信号レベルがすべてＬレベルのときＨレ
ベルの出力ｓ１を生じ、該出力Ｓ、がトランジスタＴｍ
のダートに加えられ、またトランジスタＴｋ、Ｔｔから
なるインバータを介してＬレベル信号がトランジスタＴ
ｎのｆ−）１ｃ加えられ、ワード線ＸＯをＨレベルにス
ル。
４は行アドレス信号の変化を検出する第１の検出回路で
あって、アドレス線Ａ、の信号レベルがＬからＨへ又は
ＨからＬへと変化した場合はクロックパルス発生回路４
１０から該アドレス信号の変化に対応する／４’ルス信
号ＣＫ、が出力される。
あって、アドレス線Ａ、の信号レベルがＬからＨへ又は
ＨからＬへと変化した場合はクロックパルス発生回路４
１０から該アドレス信号の変化に対応する／４’ルス信
号ＣＫ、が出力される。
同様にしてアドレス線Ａ１＋・・・Ａｉの信号レベルが
変化したときにはそれぞれクロ、クノクルス発生回路４
１１．・・・４１ｉからそれぞれパルス信号ＣＫ、、・
・・ＣＫｌが出力され、これらクロ、クツやルス発生回
路４１０，４１１．・・・４１１の出力がオア回路４２
に入力されるので、該オア回路の出力側からは、行側の
アドレス線ＡｏｌＡＩ・・・Ａ１の何れかに信号変化が
生じた場合すなわち行側のアドレス指定の切換えが行な
われた場合に出カッ４ルスＣＰＫ、を生ずる。
変化したときにはそれぞれクロ、クノクルス発生回路４
１１．・・・４１ｉからそれぞれパルス信号ＣＫ、、・
・・ＣＫｌが出力され、これらクロ、クツやルス発生回
路４１０，４１１．・・・４１１の出力がオア回路４２
に入力されるので、該オア回路の出力側からは、行側の
アドレス線ＡｏｌＡＩ・・・Ａ１の何れかに信号変化が
生じた場合すなわち行側のアドレス指定の切換えが行な
われた場合に出カッ４ルスＣＰＫ、を生ずる。
５は列アドレス信号の変化を検出する第２の検出回路で
あって、上記第１の検出回路４と同様な動作によυ、列
側のアドレス線Ａｊ、Ａｋ・・・Ａｎの何れかに信号変
化が生じた場合、対応するクロツク／４’ルス発生回路
５１ｊ、５１ｋ・・・５１ｎおよびオア回路５２を通し
て、該オア回路５２の出力側から出カッ４ルスＣＰＫｃ
を生じ、これによって列側においてアドレス指定の切換
えが行なわれたことが検出される。
あって、上記第１の検出回路４と同様な動作によυ、列
側のアドレス線Ａｊ、Ａｋ・・・Ａｎの何れかに信号変
化が生じた場合、対応するクロツク／４’ルス発生回路
５１ｊ、５１ｋ・・・５１ｎおよびオア回路５２を通し
て、該オア回路５２の出力側から出カッ４ルスＣＰＫｃ
を生じ、これによって列側においてアドレス指定の切換
えが行なわれたことが検出される。
第３図は、該クロック・やルス発生回路の一具体例を４
１１について示すもので、図中４１１．４１２゜４１３
および４１４はインバータ、４１５，４１６はノアグー
）、４１７はオアダートであシ、アドレス線Ａｉに信号
レベルの変化が生じた場合にクロック・母ルスＣＫｌを
出力する。
１１について示すもので、図中４１１．４１２゜４１３
および４１４はインバータ、４１５，４１６はノアグー
）、４１７はオアダートであシ、アドレス線Ａｉに信号
レベルの変化が生じた場合にクロック・母ルスＣＫｌを
出力する。
この回路の動作を第５図を参照しながら説明すると、ア
ドレス線Ａｌの信号レベルが第５図ａに示すようＫＬレ
ベルからＨレベルへ更にＬレベルへと変化すると、イン
バータ４１１の出力は第５図すのように反転し、インバ
ータ４１２の出力は第５図ｄに示すようにキャパシタ４
１８によシ若干遅延した再反転出力となり、ノアゲート
４１５の出力側からは第５図ｆに示すようにアドレス線
Ａｉの信号レベルの立上り時にパルスを発生する。
ドレス線Ａｌの信号レベルが第５図ａに示すようＫＬレ
ベルからＨレベルへ更にＬレベルへと変化すると、イン
バータ４１１の出力は第５図すのように反転し、インバ
ータ４１２の出力は第５図ｄに示すようにキャパシタ４
１８によシ若干遅延した再反転出力となり、ノアゲート
４１５の出力側からは第５図ｆに示すようにアドレス線
Ａｉの信号レベルの立上り時にパルスを発生する。
一方インパータ４１３．４１４およびノアゲート４１６
の出力はそれぞれ第５図ｅ、ｃおよびｇに示すようにな
り、ノアゲート４１６の出力側からはアドレス線ＡＩの
信号レベルの立下シ時にパルスを発生する。したがって
フアゲート４１５および４１６の各出力が入力されるオ
アゲート４１７の出力側からは第５図のＣＫｌで示すよ
うにアドレス線Ａｉの信号レベルが変化したときにパル
ス信号ＣＫｌを生ずる〇 上述したようにして行アドレス信号の変化を検出する第
１の検出回路４からは、アドレス指定の切換が行側（ロ
ウ側）において行なわれたときに第６図のＣＰＫＲで示
されるような出カッｆルスを生じ、−１列アドレス信号
の変化を検出する第２の検出回路５からは、アドレス指
定の切換が列側（コラム側）において行なわれたときに
第６図のＣＰＫｃで示されるような出カッ４ルスを生ず
る。
の出力はそれぞれ第５図ｅ、ｃおよびｇに示すようにな
り、ノアゲート４１６の出力側からはアドレス線ＡＩの
信号レベルの立下シ時にパルスを発生する。したがって
フアゲート４１５および４１６の各出力が入力されるオ
アゲート４１７の出力側からは第５図のＣＫｌで示すよ
うにアドレス線Ａｉの信号レベルが変化したときにパル
ス信号ＣＫｌを生ずる〇 上述したようにして行アドレス信号の変化を検出する第
１の検出回路４からは、アドレス指定の切換が行側（ロ
ウ側）において行なわれたときに第６図のＣＰＫＲで示
されるような出カッｆルスを生じ、−１列アドレス信号
の変化を検出する第２の検出回路５からは、アドレス指
定の切換が列側（コラム側）において行なわれたときに
第６図のＣＰＫｃで示されるような出カッ４ルスを生ず
る。
以上のようにして見られた出力パルスＣＰ Ｋ ｍおよ
びＣＰＫｃは次いで識別信号発生回路６に入力される。
びＣＰＫｃは次いで識別信号発生回路６に入力される。
該回路６は例えば第１図に示すようにインバータ６１と
アンド回路６２とで構成され、出力ａ４ルスＣＰＫｃは
直接アンド回路６２に入力され、一方出力ノ＋ルスＣＰ
Ｋ、はインバータ６１によって反転した反転出力ＣＰＫ
Ｒとしてアンド回路６２に入力されることによシ、アン
ド回路６２の出力側からは、第６図のφで示すように行
アドレス信号は変化せず列アドレス信号のみが変化した
とき識別ノクルスφを生ずる。
アンド回路６２とで構成され、出力ａ４ルスＣＰＫｃは
直接アンド回路６２に入力され、一方出力ノ＋ルスＣＰ
Ｋ、はインバータ６１によって反転した反転出力ＣＰＫ
Ｒとしてアンド回路６２に入力されることによシ、アン
ド回路６２の出力側からは、第６図のφで示すように行
アドレス信号は変化せず列アドレス信号のみが変化した
とき識別ノクルスφを生ずる。
第７図は、本発明の半導体記憶装置が読み出し動作を繰
返し行なう場合のタイムチャートを示している。
返し行なう場合のタイムチャートを示している。
いまある時点で行側・列側双方忙アドレス信号の変化が
同時に生じた場合には、読出しデータ出力は第７図のＤ
ｏｕｔのように変化し、データ読出し時間すなわち、ア
クセスタイムは’Ｉ’ｔ（この場合は行側のアドレス信
号の変化にもとづくデータ読出し時間によって設定され
例えば１００ｎｓ）であシ、該時間ＴＩの経過後にシス
テム側より読出しデータの取入れが可能であることを指
示するストローブ信号５ＴＲＢがかけられる。そしてシ
ステム側への読込みが実行され所定のサイクルタイムｔ
１を終える。
同時に生じた場合には、読出しデータ出力は第７図のＤ
ｏｕｔのように変化し、データ読出し時間すなわち、ア
クセスタイムは’Ｉ’ｔ（この場合は行側のアドレス信
号の変化にもとづくデータ読出し時間によって設定され
例えば１００ｎｓ）であシ、該時間ＴＩの経過後にシス
テム側より読出しデータの取入れが可能であることを指
示するストローブ信号５ＴＲＢがかけられる。そしてシ
ステム側への読込みが実行され所定のサイクルタイムｔ
１を終える。
次にアドレス信号の変化が行側（ロウ側）においてのみ
生じた場合には、上述と同様にして所定のアクセスタイ
ムＴ１経過後にストロ−！信号５ＴＲＢがかけられ、そ
の後サイクルタイムｔ１を終遣る。
生じた場合には、上述と同様にして所定のアクセスタイ
ムＴ１経過後にストロ−！信号５ＴＲＢがかけられ、そ
の後サイクルタイムｔ１を終遣る。
次いでアドレス信号の変化が列側（コラム側）において
のみ生じた場合は、前述したようにデータ読出しに要す
る時間Ｔ２が上記Ｔ１より少くてすむ（例えば５０ ｎ
ｓ ）。
のみ生じた場合は、前述したようにデータ読出しに要す
る時間Ｔ２が上記Ｔ１より少くてすむ（例えば５０ ｎ
ｓ ）。
この場合、本発明においては上述したようにして列アド
レスのみが変化したことを識別する信号φが発生され、
この信号φによってストローブ信号の発生時点を早める
ことができる。すなわち従来の半導体記憶装置において
は列アドレスのみが変化した場合も、それ以外のアドレ
ス変化の場合と同一の時間を経過した後に第７図ｐで示
されるストローブ信号をかけていたが、本発明によれば
上記識別信号φを利用してストローブ信号の発生時点を
早めることができる。
レスのみが変化したことを識別する信号φが発生され、
この信号φによってストローブ信号の発生時点を早める
ことができる。すなわち従来の半導体記憶装置において
は列アドレスのみが変化した場合も、それ以外のアドレ
ス変化の場合と同一の時間を経過した後に第７図ｐで示
されるストローブ信号をかけていたが、本発明によれば
上記識別信号φを利用してストローブ信号の発生時点を
早めることができる。
したがって列アドレスのみが変化した場合のサイクルタ
イムはｔ２で示されるように上記ｔｌ よシ少くてすみ
、結局次のアドレス指定の変化時点を早めることができ
、それだけ無駄な時間が節約できる。
イムはｔ２で示されるように上記ｔｌ よシ少くてすみ
、結局次のアドレス指定の変化時点を早めることができ
、それだけ無駄な時間が節約できる。
なお次のアドレス指定が図示のように行側・列側双方に
おいて同時に生じたとすれば、その場合のサイクルタイ
ムがｔｌ となることは上述したとおシである。
おいて同時に生じたとすれば、その場合のサイクルタイ
ムがｔｌ となることは上述したとおシである。
上述した実施例においては列アドレスのみが変化した場
合上記識別信号φによりてストローブ信号をかける時点
を早めその場合のサイクルタイムを短縮するように動作
させているが、逆に少くとも行アドレス信号が変化した
場合、すなわち行アドレス信号のみが変化した場合およ
び行・列側アドレス信号が同時に変化した場合にそれを
識別する信号によって、列アドレス信号のみが変化した
場合よシもストローブ信号をかける時点を遅らせその場
合のサイクルタイムをｔ２からｔｌに延長するように構
成しても同様の効果が期待できる。
合上記識別信号φによりてストローブ信号をかける時点
を早めその場合のサイクルタイムを短縮するように動作
させているが、逆に少くとも行アドレス信号が変化した
場合、すなわち行アドレス信号のみが変化した場合およ
び行・列側アドレス信号が同時に変化した場合にそれを
識別する信号によって、列アドレス信号のみが変化した
場合よシもストローブ信号をかける時点を遅らせその場
合のサイクルタイムをｔ２からｔｌに延長するように構
成しても同様の効果が期待できる。
に）発明の効果
本発明によればアドレス指定の切換えが列側のアドレス
線のみに生じた場合における読出しデータ出力発生後に
生ずる無駄な時間を節約することができ、半導体記憶装
置の有効活用を可能にしつつ、その動作速度を向上させ
ることができる。
線のみに生じた場合における読出しデータ出力発生後に
生ずる無駄な時間を節約することができ、半導体記憶装
置の有効活用を可能にしつつ、その動作速度を向上させ
ることができる。
第１図は、本発明の一実施例としての半導体記憶装置の
概略構成を示す図、 第２図は、第１図の半導体記憶装置における各メモリセ
ル部分の詳細を示す図、 第３図は、第１図の半導体記憶装置におけるアドレス信
号変化検出回路に設けられたクロツク／４’ルス発生回
路の一具体例を示す図、 第４図は、第１図の半導体記憶装置における行選択デコ
ーダの一具体例を示す図、 第５図は、第３図に示されるクロックノクルス発生回路
の動作説明図、 第６図は、第１図に示される識別信号発生回路の動作説
明図、 第７図は、本発明の半導体記憶装置が読出し動作を繰返
し行なう場合のタイムチャートを示す図である。 （符号の説明） １・・・行選択デコーダ群、２・・・列選択デコーダ群
、３１・・・データ出力パッファ、３２・・・書込みパ
、ファ、４・・・第１のアドレス信号変化検出回路、４
１０゜４１１、・・・４１１・・・クロ、クパルス発生
回路、４２・・・オアダート、５・・・第２のアドレス
信号変化検出回路、５１０，５１１．・・・５１ｉ・・
・クロック／ＩＰルス発生回路、５２・・・オアダート
、６・・・識別信号発生回路、６１・・・インバータ、
６２・・・アンドゲート。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第２図 第３図 （４］Ｌ 第４図 、。 （ ＡＯＡ、 Ａル 第５図 Ｃにカ 第６図 〆
概略構成を示す図、 第２図は、第１図の半導体記憶装置における各メモリセ
ル部分の詳細を示す図、 第３図は、第１図の半導体記憶装置におけるアドレス信
号変化検出回路に設けられたクロツク／４’ルス発生回
路の一具体例を示す図、 第４図は、第１図の半導体記憶装置における行選択デコ
ーダの一具体例を示す図、 第５図は、第３図に示されるクロックノクルス発生回路
の動作説明図、 第６図は、第１図に示される識別信号発生回路の動作説
明図、 第７図は、本発明の半導体記憶装置が読出し動作を繰返
し行なう場合のタイムチャートを示す図である。 （符号の説明） １・・・行選択デコーダ群、２・・・列選択デコーダ群
、３１・・・データ出力パッファ、３２・・・書込みパ
、ファ、４・・・第１のアドレス信号変化検出回路、４
１０゜４１１、・・・４１１・・・クロ、クパルス発生
回路、４２・・・オアダート、５・・・第２のアドレス
信号変化検出回路、５１０，５１１．・・・５１ｉ・・
・クロック／ＩＰルス発生回路、５２・・・オアダート
、６・・・識別信号発生回路、６１・・・インバータ、
６２・・・アンドゲート。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第２図 第３図 （４］Ｌ 第４図 、。 （ ＡＯＡ、 Ａル 第５図 Ｃにカ 第６図 〆
Claims (1)
- １、行アドレス信号の変化を検出する第１の検出回路；
列アドレス信号の変化を検出する第２の検出回路；およ
び該第１の検出回路の出力信号と該第２の検出回路の出
力信号とによ多制御され、少くとも行アドレス信号が変
化したときと、行アドレス信号が変化せず列アドレス信
号のみが変化したときとを識別する信号が出力される識
別信号発生回路：を具備することを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109482A JPH0715793B2 (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109482A JPH0715793B2 (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254483A true JPS60254483A (ja) | 1985-12-16 |
| JPH0715793B2 JPH0715793B2 (ja) | 1995-02-22 |
Family
ID=14511358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109482A Expired - Lifetime JPH0715793B2 (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715793B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136239A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Integrated circuit |
-
1984
- 1984-05-31 JP JP59109482A patent/JPH0715793B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136239A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0715793B2 (ja) | 1995-02-22 |
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