JPS60256223A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60256223A JPS60256223A JP11343584A JP11343584A JPS60256223A JP S60256223 A JPS60256223 A JP S60256223A JP 11343584 A JP11343584 A JP 11343584A JP 11343584 A JP11343584 A JP 11343584A JP S60256223 A JPS60256223 A JP S60256223A
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- JP
- Japan
- Prior art keywords
- channel
- transistor
- gate
- terminal
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＭＯＳトランジスタを用いた半導体装置に係
り、とくにゲート全オン・オフする際にソース、ドレイ
ンに発生する電荷を抑圧することができるＣＭＯ８）ラ
ンスミッションゲートに関するものである。
り、とくにゲート全オン・オフする際にソース、ドレイ
ンに発生する電荷を抑圧することができるＣＭＯ８）ラ
ンスミッションゲートに関するものである。
各棟のトランジスタを組合せて集積化し、低消費電力で
冒密度実装する技術が進展している。半導体装置、たと
えばアナログ・ディジタル変換器にもＣＭＯ８）ランジ
スタを用いたトランスミッションゲートが使われている
。第３図に従来のＣＭＯＳトランスミッションゲートの
構成例を示す。このゲートは入力端子１と出力端子２を
有し、さらに端子３と端子４にはそれぞれ相補的な電圧
を発生する電圧源５と電圧源６が接続されている。すな
わち、ＮチャンネルＭＯＳトランジスタ７とＰチャンネ
ルＭＯＳトランジスタ８のそれぞれのソース。
冒密度実装する技術が進展している。半導体装置、たと
えばアナログ・ディジタル変換器にもＣＭＯ８）ランジ
スタを用いたトランスミッションゲートが使われている
。第３図に従来のＣＭＯＳトランスミッションゲートの
構成例を示す。このゲートは入力端子１と出力端子２を
有し、さらに端子３と端子４にはそれぞれ相補的な電圧
を発生する電圧源５と電圧源６が接続されている。すな
わち、ＮチャンネルＭＯＳトランジスタ７とＰチャンネ
ルＭＯＳトランジスタ８のそれぞれのソース。
ドレインが接続されて入力端子１と出力端子２が形成さ
れ、さらにそれぞれのゲートに端子３と端子４が形成さ
れている。したがって端子３つまりＮチャンネルＭＯＳ
トランジスタ７のゲートに高レベル、端子４つまりＰチ
ャンネルＭＯ８）ランジスタ８のゲートに低レベルの電
位が印加されると、トランジスタ７．８はともに導通状
態となるので、入力端子１と出力端子２との間で信号が
伝達されることになる。逆に、端子３つまりＮチャンネ
ルＭＯ８）ランジスタフのゲートに低レベル、端子４つ
まりＰチャンネルＭＯＳトランジスタ８のゲートに烏レ
ベルの電位が印加されると、トランジスタ７．８はとも
に非導通状態となり、入力端子１と出力端子２との間は
遮断されることになる。しかし、このような従来のＣＭ
ＯＳトランスミッションゲートにおいては、電圧源をオ
ン・オフさせてスイッチングさせる際、ＮチャンネルＭ
Ｏ８）ランジスタとＰチャンネルトランジスタのそれぞ
れゲートとドレイン、ゲートとソース間の浮遊容量を通
じて不要な電荷が生じ、これがスパイクノイズとなって
入出力端子に接続された半導体装置に悪影響を及はし、
誤動作を生じさせる々どの欠点があった。
れ、さらにそれぞれのゲートに端子３と端子４が形成さ
れている。したがって端子３つまりＮチャンネルＭＯＳ
トランジスタ７のゲートに高レベル、端子４つまりＰチ
ャンネルＭＯ８）ランジスタ８のゲートに低レベルの電
位が印加されると、トランジスタ７．８はともに導通状
態となるので、入力端子１と出力端子２との間で信号が
伝達されることになる。逆に、端子３つまりＮチャンネ
ルＭＯ８）ランジスタフのゲートに低レベル、端子４つ
まりＰチャンネルＭＯＳトランジスタ８のゲートに烏レ
ベルの電位が印加されると、トランジスタ７．８はとも
に非導通状態となり、入力端子１と出力端子２との間は
遮断されることになる。しかし、このような従来のＣＭ
ＯＳトランスミッションゲートにおいては、電圧源をオ
ン・オフさせてスイッチングさせる際、ＮチャンネルＭ
Ｏ８）ランジスタとＰチャンネルトランジスタのそれぞ
れゲートとドレイン、ゲートとソース間の浮遊容量を通
じて不要な電荷が生じ、これがスパイクノイズとなって
入出力端子に接続された半導体装置に悪影響を及はし、
誤動作を生じさせる々どの欠点があった。
この発明は、このよう々誤動作を防止することを目的ト
し、ＣＭＯＳトランスミッションゲートにおいて、第１
の端子あるいは第２の端子の少なくとも一方にＰチャン
ネルＭＯ８）ランジスタとＮチャンネルＭＯ８）ランジ
スタからなる付加回路を接続シ、ゲート全オン・オフさ
せる際にゲートの浮遊容量を通じて生じる電荷を抑圧せ
んとするものである。
し、ＣＭＯＳトランスミッションゲートにおいて、第１
の端子あるいは第２の端子の少なくとも一方にＰチャン
ネルＭＯ８）ランジスタとＮチャンネルＭＯ８）ランジ
スタからなる付加回路を接続シ、ゲート全オン・オフさ
せる際にゲートの浮遊容量を通じて生じる電荷を抑圧せ
んとするものである。
さて、本発明の実施例につき図面を参照して説明する。
なお、各図面を通じて共通な要素には同一の符号を付す
。第１図は本発明の一実施例を示す構成図である。９．
１２はＰチャンネルＭＯ８）ランジスタ、１０．１１は
ＮチャンネルＭｏｌランラスタであり、ＰチャンネルＭ
ＯＳトランジスタ９のソースまたはドレインのうち一方
とＮチャンネルＭＯ８）ランジスタ１０のソースまたは
ドレインのうち一方が入力端子１に接続されるとともに
、ＮチャンネルＭＯＳトランジスタ１１のソースまたは
ドレインのうち一方とＰチャンネルＭＯ８）ランジスタ
１２のソースまたはドレインのうち一方が出力端子２に
接続されている。また、ＰチャンネルＭＯ８）ランジス
タ９およびＮチャンネルＭＯ８）ランジスタ１０の残り
のソース、ドレインは互いに接続されるが、この接続点
には他の回路、素子。
。第１図は本発明の一実施例を示す構成図である。９．
１２はＰチャンネルＭＯ８）ランジスタ、１０．１１は
ＮチャンネルＭｏｌランラスタであり、ＰチャンネルＭ
ＯＳトランジスタ９のソースまたはドレインのうち一方
とＮチャンネルＭＯ８）ランジスタ１０のソースまたは
ドレインのうち一方が入力端子１に接続されるとともに
、ＮチャンネルＭＯＳトランジスタ１１のソースまたは
ドレインのうち一方とＰチャンネルＭＯ８）ランジスタ
１２のソースまたはドレインのうち一方が出力端子２に
接続されている。また、ＰチャンネルＭＯ８）ランジス
タ９およびＮチャンネルＭＯ８）ランジスタ１０の残り
のソース、ドレインは互いに接続されるが、この接続点
には他の回路、素子。
端子等は接続されていない。同様にして、Ｎチャンネル
ＭＯ８）ランジスタ１１およびＰチャンネルＭＯＳトラ
ンジスタ１２の残りのソース、ドレインは互いに接続さ
れているが、この接続点には他の回路、素子、端子等は
接続されていない。そして、ＰチャンネルＭＯ８）ラン
ジスタ９，１２のゲートはＮチャンネルＭＯ８）ランジ
スタＴのゲートに接続され、ＮチャンネルＭＯ８）ラン
ジスタ１０．１１のゲートはＰチャンネルＭＯ８）ラン
ジスタ８のゲートに接続されている。ここで、Ｐチャン
ネルＭＯＳトランジスタ９，１２はＰチャンネルＭＯ８
）ランジスタ８と全く同じ構造、大きさであり、Ｎチャ
ンネルＭＯＳトランジスタ１０．１１はＮチャンネルＭ
Ｏ８）ランジスタＩと全く同じ構造、大きさであるよう
に構成する。このように構成した本発明の一実施例につ
き、その動作を説明する。入力端子１とＮチャンネルＭ
Ｏ８）ランジスタフのゲートとの間の浮遊容量をＣ７と
し、このゲートに印加された電圧の変化をΔｖ７とする
と、ＮチャンネルＭＯＳトランジスタＩのゲートと入力
端子１との間の浮遊容ｔＣ７によって生じる不要な電荷
はΔ■７・Ｃ７で与えられる。しかるに、Ｎチャンネル
ＭＯＳトランジスタ１０のゲートに印加される電圧が変
化した場合に入力端子１とこのゲートとの間の浮遊容置
によって入力端子１に生じる電荷は、ＮチャンネルＭＯ
８）ランジスタＴとＮチャンネルＭＯ８）ランジスタ１
０とが同じ構造、大きさなので入力端子１とそれぞれの
ゲートとの間の浮遊容置が等しく、またそれぞれのゲー
ト電圧の変化が相補的であることから、−Δｖ７・Ｃ７
となる。したがって、入力端子１とＮチャンネルＭＯ８
）ランジスタフとの間の浮遊容量によって生じた不要な
電荷は、入力端子１とＮチャンネルＭＯ８）ランジスタ
１０との間の浮遊容量によって生じる電荷によって相殺
される。同様にして、入力端子１とＰチャンネルＭＯＳ
トランジスタ８との間の浮遊容量によって生じた電荷は
ＰチャンネルＭＯ８）ランジスタ９によって抑圧される
。また、出力端子２についても、同様にして抑圧される
。
ＭＯ８）ランジスタ１１およびＰチャンネルＭＯＳトラ
ンジスタ１２の残りのソース、ドレインは互いに接続さ
れているが、この接続点には他の回路、素子、端子等は
接続されていない。そして、ＰチャンネルＭＯ８）ラン
ジスタ９，１２のゲートはＮチャンネルＭＯ８）ランジ
スタＴのゲートに接続され、ＮチャンネルＭＯ８）ラン
ジスタ１０．１１のゲートはＰチャンネルＭＯ８）ラン
ジスタ８のゲートに接続されている。ここで、Ｐチャン
ネルＭＯＳトランジスタ９，１２はＰチャンネルＭＯ８
）ランジスタ８と全く同じ構造、大きさであり、Ｎチャ
ンネルＭＯＳトランジスタ１０．１１はＮチャンネルＭ
Ｏ８）ランジスタＩと全く同じ構造、大きさであるよう
に構成する。このように構成した本発明の一実施例につ
き、その動作を説明する。入力端子１とＮチャンネルＭ
Ｏ８）ランジスタフのゲートとの間の浮遊容量をＣ７と
し、このゲートに印加された電圧の変化をΔｖ７とする
と、ＮチャンネルＭＯＳトランジスタＩのゲートと入力
端子１との間の浮遊容ｔＣ７によって生じる不要な電荷
はΔ■７・Ｃ７で与えられる。しかるに、Ｎチャンネル
ＭＯＳトランジスタ１０のゲートに印加される電圧が変
化した場合に入力端子１とこのゲートとの間の浮遊容置
によって入力端子１に生じる電荷は、ＮチャンネルＭＯ
８）ランジスタＴとＮチャンネルＭＯ８）ランジスタ１
０とが同じ構造、大きさなので入力端子１とそれぞれの
ゲートとの間の浮遊容置が等しく、またそれぞれのゲー
ト電圧の変化が相補的であることから、−Δｖ７・Ｃ７
となる。したがって、入力端子１とＮチャンネルＭＯ８
）ランジスタフとの間の浮遊容量によって生じた不要な
電荷は、入力端子１とＮチャンネルＭＯ８）ランジスタ
１０との間の浮遊容量によって生じる電荷によって相殺
される。同様にして、入力端子１とＰチャンネルＭＯＳ
トランジスタ８との間の浮遊容量によって生じた電荷は
ＰチャンネルＭＯ８）ランジスタ９によって抑圧される
。また、出力端子２についても、同様にして抑圧される
。
第２図は本発明の他の実施例を示す構成図である。１３
．１６はＰチャンネルＭＯ８）ランジスタであり、ゲー
ト・ソース間の浮遊容量とゲート・ドレイン間の浮遊容
量の和がＰチャンネルＭＯ８）ランジスタ８のゲートと
ソースまたはドレインとの間の浮遊容量に等しい。また
、１４．１５はＮチャンネルＭＯＳトランジスタであり
、ゲート・ソース間の浮遊容量とゲート・ドレイン間の
浮遊容量の和がＮチャンネルＭＯ８）ランジスタＩのゲ
ートとソースまたはドレインとの間の浮遊容量に等しく
なっている。これらＮチャンネルＭＯ８）ランジスタ１
４．１５は、それぞれＮチャンネルＭＯ８）ランジスタ
フと同一製造工程を経て作られ、かつこれらに対してチ
ャンネル長は同等に、チャンネル幅は半分に構成され、
ＰチャンネルＭＯ８）ランジスタ１３．１６はそれぞれ
ＰチャンネルＭＯ８トランジスタ８に対してチャンネル
長は同等にチャンネル幅は半分に構成されて上記のよう
な特性が実現される。なお、ＰチャンネルＭＯ８）ラン
ジスタ１３とＮチャンネルＭＯ８）ランジスタ１４のソ
ースおよびドレインの双方が入力端子１に接続され、Ｎ
チャンネルＭＯ８）ランジスタ１５とＰチャンネルＭＯ
８）ランジスタ１６のソースおよびドレインの双方が出
力端子２に接続され、ＰチャンネルＭＯＳトランジスタ
１３．１６のゲートはＮチャンネルＭＯ８）ランジスタ
Ｉのゲートに接続され、ＮチャンネルＭＯ８）ランジス
タ１４．１５のゲートはＰチャンネルＭｏｌランラスタ
８のゲートに接続されている。このように構成した本発
明の他の実施例につき、その動作全説明する。Ｎチャン
ネルＭＯＳトランジスタＩのゲートに印加される電圧が
変化した場合に生ずる不要な電荷は、前述の一実施例と
同様にΔｖ１・Ｃ７で与えられる。しかるに、Ｎチャン
ネルＭＯ８）ランジスタ１４のゲートに印加される電圧
が変化した場合に、入力端子１とこのゲートとの間の浮
遊容量によって生じる電荷は、この浮遊容置が前記Ｃ７
と等しく、このゲートの電圧変化がＮチャンネルＭＯ８
）ランジスタフのゲートの電圧変化と相補的であること
から、−Δｖ７・Ｃ７となる。したがって、入力端子１
とＮチャンネルＭＯ８）ランジスタフのゲートとの間の
浮遊容量によって生じた不要な電荷は、入力端子１とＮ
チャンネルＭＯ８）ランジスタ１４との間の浮遊容量に
よって生じる電荷で相殺される。同様にして、入力端子
１とＰチャンネルＭＯ８）ランジスタ８との間の浮遊容
量によって生じる電荷はＰチャンネルＭＯ８）ランジス
タ１３によって抑圧される。また、出力端子２について
も、同様にして抑圧されるＯ なお、これら実施例においては、入力端子１゜出力端子
２の双方にキャンセリフグトランジスタとしてＰチャン
ネルＭｏｌランラスタ９．１２，１３゜１６、Ｎチャン
ネルＭＯ８）ランジスタ１０，１１゜１４．１５＝に接
続したが、入力端子１と出力端子２のうちいずれか一方
に電圧源等の内部インピーダンスの低い素子等が接続さ
れ、スイッチングによって生じた電荷がただちに減衰す
るような場合、この端子に接続されているキャンセリン
グトランジスタを省略できることは言うまでもない。
．１６はＰチャンネルＭＯ８）ランジスタであり、ゲー
ト・ソース間の浮遊容量とゲート・ドレイン間の浮遊容
量の和がＰチャンネルＭＯ８）ランジスタ８のゲートと
ソースまたはドレインとの間の浮遊容量に等しい。また
、１４．１５はＮチャンネルＭＯＳトランジスタであり
、ゲート・ソース間の浮遊容量とゲート・ドレイン間の
浮遊容量の和がＮチャンネルＭＯ８）ランジスタＩのゲ
ートとソースまたはドレインとの間の浮遊容量に等しく
なっている。これらＮチャンネルＭＯ８）ランジスタ１
４．１５は、それぞれＮチャンネルＭＯ８）ランジスタ
フと同一製造工程を経て作られ、かつこれらに対してチ
ャンネル長は同等に、チャンネル幅は半分に構成され、
ＰチャンネルＭＯ８）ランジスタ１３．１６はそれぞれ
ＰチャンネルＭＯ８トランジスタ８に対してチャンネル
長は同等にチャンネル幅は半分に構成されて上記のよう
な特性が実現される。なお、ＰチャンネルＭＯ８）ラン
ジスタ１３とＮチャンネルＭＯ８）ランジスタ１４のソ
ースおよびドレインの双方が入力端子１に接続され、Ｎ
チャンネルＭＯ８）ランジスタ１５とＰチャンネルＭＯ
８）ランジスタ１６のソースおよびドレインの双方が出
力端子２に接続され、ＰチャンネルＭＯＳトランジスタ
１３．１６のゲートはＮチャンネルＭＯ８）ランジスタ
Ｉのゲートに接続され、ＮチャンネルＭＯ８）ランジス
タ１４．１５のゲートはＰチャンネルＭｏｌランラスタ
８のゲートに接続されている。このように構成した本発
明の他の実施例につき、その動作全説明する。Ｎチャン
ネルＭＯＳトランジスタＩのゲートに印加される電圧が
変化した場合に生ずる不要な電荷は、前述の一実施例と
同様にΔｖ１・Ｃ７で与えられる。しかるに、Ｎチャン
ネルＭＯ８）ランジスタ１４のゲートに印加される電圧
が変化した場合に、入力端子１とこのゲートとの間の浮
遊容量によって生じる電荷は、この浮遊容置が前記Ｃ７
と等しく、このゲートの電圧変化がＮチャンネルＭＯ８
）ランジスタフのゲートの電圧変化と相補的であること
から、−Δｖ７・Ｃ７となる。したがって、入力端子１
とＮチャンネルＭＯ８）ランジスタフのゲートとの間の
浮遊容量によって生じた不要な電荷は、入力端子１とＮ
チャンネルＭＯ８）ランジスタ１４との間の浮遊容量に
よって生じる電荷で相殺される。同様にして、入力端子
１とＰチャンネルＭＯ８）ランジスタ８との間の浮遊容
量によって生じる電荷はＰチャンネルＭＯ８）ランジス
タ１３によって抑圧される。また、出力端子２について
も、同様にして抑圧されるＯ なお、これら実施例においては、入力端子１゜出力端子
２の双方にキャンセリフグトランジスタとしてＰチャン
ネルＭｏｌランラスタ９．１２，１３゜１６、Ｎチャン
ネルＭＯ８）ランジスタ１０，１１゜１４．１５＝に接
続したが、入力端子１と出力端子２のうちいずれか一方
に電圧源等の内部インピーダンスの低い素子等が接続さ
れ、スイッチングによって生じた電荷がただちに減衰す
るような場合、この端子に接続されているキャンセリン
グトランジスタを省略できることは言うまでもない。
この発明は、ＣＭＯＳトランスミッションゲートにおい
て、第１の端子あるいは第２の端子の少なくとも一方に
簡単な付加回路を接続しただけで、スイッチングの際に
生ずるスパイクノイズを効果的に抑圧することができる
。
て、第１の端子あるいは第２の端子の少なくとも一方に
簡単な付加回路を接続しただけで、スイッチングの際に
生ずるスパイクノイズを効果的に抑圧することができる
。
第１図は本発明の一実施例金示す構成図、第２（１１）
図は本発明の他の実施例を小す構成図、第３図は従来の
ＣＭＯ８）ランスミッショノゲートヲ示す構成図である
。 １・・・・入力端子、２・・・・出力端子、３゜４・・
・置端子、５，６・―・・電圧源、７，１０゜１１．１
４．１５・・・・ＮチャンネルＭＯＳトランジスタ、８
．９，１２．１３．１６ ・・・・ＰチャンネルＭＯＳ
トランジスタ。 代理人 大岩増雄 （１２）
ＣＭＯ８）ランスミッショノゲートヲ示す構成図である
。 １・・・・入力端子、２・・・・出力端子、３゜４・・
・置端子、５，６・―・・電圧源、７，１０゜１１．１
４．１５・・・・ＮチャンネルＭＯＳトランジスタ、８
．９，１２．１３．１６ ・・・・ＰチャンネルＭＯＳ
トランジスタ。 代理人 大岩増雄 （１２）
Claims (5)
- （１）第１の端子に第１のＰチャンネルＭＯ８）ランジ
スタのソースおよび第１のＮチャンネルＭＯＳトランジ
スタのドレインを接続し、第２の端子に第１のＰチャン
ネルＭＯ８）ランジスタのドレインおよび第１のＮチャ
ンネルＭＯ８）ランジスタのソースを接続し、第１のＰ
チャンネルＭＯ８）ランジスタのゲートおよび第１のＮ
チャンネルＭＯ８）ランジスタの各ゲートに相互に補光
的な信号全印加する回路を接続したＣＭＯＳトランスミ
ッションゲートにおいて、第１の端子および第２の端子
の少なくとも一万にＰチャンネルＭＯ８）ランジスタと
ＮチャンネルＭＯ８）ランジスタからなる付加回路を接
続したことを特徴とする半導体装置。 - （２）付加回路は、第２のＰチャンネルＭＯ８）ランジ
スタのソースまたはドレインおよび第２のＮチャンネル
ＭＯ８）ランジスタのドレインまたはノースを端子に接
続し、第２のＰチャンネルＭＯＳトランジスタのドレイ
ンまたはソースおよび第２のＮチャンネルトランジスタ
のソースまたはドレインを互いに接続し、ＭＯＳトラン
ジスタのゲートを第１のＮチャンネルＭＯ８）ランジス
タのゲートに接続し、第２のＮチャンネルＭＯ８）ラン
ジスタのゲートヲ第１のＰチャンネルＭＯ８）ランジス
タのゲートに接続した回路構成である特許請求の範囲第
１項記載の半導体装置。 - （３）第２のＰチャンネルＭＯ８）ランジスタのドレイ
ンまたはソースおよび第２のＮチャンネルＭＯＳトラン
ジスタのソースまたはドレインの接続点を端子に接続し
た特許請求の範囲第２項記載の半導体装置。 - （４）第２のＰチャンネルＭＯＳトランジスタおよび第
２のＮチャンネルＭＯ８）ランジスタは、第１のＰチャ
ンネルＭＯ８）ランジスタおよび第１のＮチャンネルＭ
Ｏ８）ランジスタとそれぞれ同じ構造および大きさであ
る特許請求の範囲第２項記載の半導体装置。 - （５）第２のＰチャンネルＭＯ８）ランジスタおよび第
２のＮチャンネルＭＯ８）ランジスタは、それぞれ第１
のＰチャンネルＭＯ８）ランジスタおよび第１のＮチャ
ンネルＭＯ８）ランジスタに対してチャネル長が同等で
チャネル幅が半分である特許請求の範囲第３項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11343584A JPS60256223A (ja) | 1984-05-31 | 1984-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11343584A JPS60256223A (ja) | 1984-05-31 | 1984-05-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60256223A true JPS60256223A (ja) | 1985-12-17 |
Family
ID=14612144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11343584A Pending JPS60256223A (ja) | 1984-05-31 | 1984-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60256223A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6465925A (en) * | 1987-09-04 | 1989-03-13 | Nippon Electric Ic Microcomput | Analog switch circuit |
-
1984
- 1984-05-31 JP JP11343584A patent/JPS60256223A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6465925A (en) * | 1987-09-04 | 1989-03-13 | Nippon Electric Ic Microcomput | Analog switch circuit |
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