JPS60256826A - オ−トパワ−ダウン装置 - Google Patents
オ−トパワ−ダウン装置Info
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- JPS60256826A JPS60256826A JP59113448A JP11344884A JPS60256826A JP S60256826 A JPS60256826 A JP S60256826A JP 59113448 A JP59113448 A JP 59113448A JP 11344884 A JP11344884 A JP 11344884A JP S60256826 A JPS60256826 A JP S60256826A
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- power supply
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は集積回路などにおいてその内部電源をオン・オ
フするオートパワーダウン装置に係り、とくにスタンド
バイ時に内部電源をオフにする必要のめるダイナミック
回路におけるオートパワーダウン装置に関する。
フするオートパワーダウン装置に係り、とくにスタンド
バイ時に内部電源をオフにする必要のめるダイナミック
回路におけるオートパワーダウン装置に関する。
最近、各種の電子機器は集積回路化が進み、さらに高密
度実装が図られてきたので、可能な限り電力消費を少な
くし、そして発熱を低く抑えることがめられている。そ
の対策として、スタンドバイ時に内部電源をオフにする
オートパワーダウン装置もよ〈用いられている。
度実装が図られてきたので、可能な限り電力消費を少な
くし、そして発熱を低く抑えることがめられている。そ
の対策として、スタンドバイ時に内部電源をオフにする
オートパワーダウン装置もよ〈用いられている。
第５図は従来のオートパワーダウン装置を示す概略構成
図である。キー人力を検知するキー入力回路１の出力信
号鉱内部電源全オン・オフさせる内部電源回路２に入力
し、内部電源回路２の出力信号は電圧検出回路４に入力
し、電圧検出回路４の出力信号は発振・分局回路５とリ
セット回路６に入力するように各回路は結線されている
。クロック信号を供給する発振・分周回路５の出力信号
は図示せぬ内部回路にリセット信号を送出するリセット
回路６に入力し、リセット回路６の出力信号は内部電源
回路２に入力し、図示せぬ外部電源が印加されたときに
リセット信号を発生するパワーオンクリア回路３の出力
信号は内部電源回路２とリセット回路６に入力するよう
に各回路は結線されている。ただし、キー入力回路１、
内部電源回路２、パワーオンクリア回路３、電圧検出回
路４、発振回路５、リセット回路６は図示せぬ外部電源
で駆動されているものとする。
図である。キー人力を検知するキー入力回路１の出力信
号鉱内部電源全オン・オフさせる内部電源回路２に入力
し、内部電源回路２の出力信号は電圧検出回路４に入力
し、電圧検出回路４の出力信号は発振・分局回路５とリ
セット回路６に入力するように各回路は結線されている
。クロック信号を供給する発振・分周回路５の出力信号
は図示せぬ内部回路にリセット信号を送出するリセット
回路６に入力し、リセット回路６の出力信号は内部電源
回路２に入力し、図示せぬ外部電源が印加されたときに
リセット信号を発生するパワーオンクリア回路３の出力
信号は内部電源回路２とリセット回路６に入力するよう
に各回路は結線されている。ただし、キー入力回路１、
内部電源回路２、パワーオンクリア回路３、電圧検出回
路４、発振回路５、リセット回路６は図示せぬ外部電源
で駆動されているものとする。
第６図はこの概略構成図において各部の信号波形を示す
タイムチャートであり、（ａ） ｉｊ：図示せぬ外部電
源の電圧波形、（ｂ）はパワーオンクリア回路３のクリ
アー信号、（ｃ）はキー入力回路１の出力信号、（ｄ）
は内部電源回路２の出力信号、（ｅ）は電圧検出回路４
の出力信号、（ｒ）は発振・分局回路５の出力信号、（
ｇ） ｌ″ｒ、リセット回路６のリセット信号を示す。
タイムチャートであり、（ａ） ｉｊ：図示せぬ外部電
源の電圧波形、（ｂ）はパワーオンクリア回路３のクリ
アー信号、（ｃ）はキー入力回路１の出力信号、（ｄ）
は内部電源回路２の出力信号、（ｅ）は電圧検出回路４
の出力信号、（ｒ）は発振・分局回路５の出力信号、（
ｇ） ｌ″ｒ、リセット回路６のリセット信号を示す。
第５図、第６図により動作全説明する。図示せぬ外部電
源が印加されると、パワーオンクリア回、ｌ 路３でクリアー信号が発生して内部電源回路２とリセッ
ト回路６に入力し、内部電源全オフにするとともにリセ
ット回路をセットしてリセット信号全高レベル＠Ｈ＃に
する。ついで、時刻ＴＩにキー人力が検知されると、キ
ー入力回路１の出力信号が高レベル％ ＨＩＩになって
内部電源がオン状態になるので、内部電源回路２の出力
信号が高レベル塾Ｈｎになってゆき、めるレベル以上に
なると電圧検出回路４が作動してその出力信号が高レベ
ルＲＨｎになり、これによって発振Φ分周回路５が発振
全開始し、クロック信号が送出される。リセット回路６
は電圧検出回路４の出力信号と発振・分局回路５のクロ
ック信号が入力され、める時間φ（１）だけ遅延してそ
の出力信号が低レベル％ Ｌ ＩＩにな９リセツＩｆ解
除するので、図示せぬ内部回路が動作を開始することに
なる。さらに、時刻Ｔ２になると、キー人力に対する図
示せぬ内部回路の−４の動作が終了するので、キー人力
のスキャンが開始されるが、キー人力が検知さ汎ない場
合、リセット回路６は高レベル・Ｈ”になり、内部電
、、。
源が印加されると、パワーオンクリア回、ｌ 路３でクリアー信号が発生して内部電源回路２とリセッ
ト回路６に入力し、内部電源全オフにするとともにリセ
ット回路をセットしてリセット信号全高レベル＠Ｈ＃に
する。ついで、時刻ＴＩにキー人力が検知されると、キ
ー入力回路１の出力信号が高レベル％ ＨＩＩになって
内部電源がオン状態になるので、内部電源回路２の出力
信号が高レベル塾Ｈｎになってゆき、めるレベル以上に
なると電圧検出回路４が作動してその出力信号が高レベ
ルＲＨｎになり、これによって発振Φ分周回路５が発振
全開始し、クロック信号が送出される。リセット回路６
は電圧検出回路４の出力信号と発振・分局回路５のクロ
ック信号が入力され、める時間φ（１）だけ遅延してそ
の出力信号が低レベル％ Ｌ ＩＩにな９リセツＩｆ解
除するので、図示せぬ内部回路が動作を開始することに
なる。さらに、時刻Ｔ２になると、キー人力に対する図
示せぬ内部回路の−４の動作が終了するので、キー人力
のスキャンが開始されるが、キー人力が検知さ汎ない場
合、リセット回路６は高レベル・Ｈ”になり、内部電
、、。
（−
源はオフになって電圧検出回路４の出力信号は低 ψレ
ベル１Ｌ″になり、そして発振が停止してオートパワー
ダウンが作動することになる。
ベル１Ｌ″になり、そして発振が停止してオートパワー
ダウンが作動することになる。
しかしながら、このような従来のオートパワーダウン装
置では、リセット信号を解除するために内部電源の電圧
レベルを検出する電圧検出回路が必要でろるが、この電
圧検出回路は動作電圧範囲の広いＣＭＯ８集積回路にお
いて精度よく検出することカニ難しく、これを達成する
には回路を増加して複雑な構成とせねばならない。また
、リセット信号の解除を遅延させるためのクロック信号
を発生する分周回路は、正常な発振が開始するまでろる
状態を保持するためにスタティック回路にしなけれはな
らないという欠点がシつた。
置では、リセット信号を解除するために内部電源の電圧
レベルを検出する電圧検出回路が必要でろるが、この電
圧検出回路は動作電圧範囲の広いＣＭＯ８集積回路にお
いて精度よく検出することカニ難しく、これを達成する
には回路を増加して複雑な構成とせねばならない。また
、リセット信号の解除を遅延させるためのクロック信号
を発生する分周回路は、正常な発振が開始するまでろる
状態を保持するためにスタティック回路にしなけれはな
らないという欠点がシつた。
本発明は、キー人力が検知されない場合、キー入力回路
の出力信号に、ｌ：９’）セット回路でリセット信号全
発生し、ついで内部電源回路ｉ １７セツトして内部電
源をオフ状態とするようにし、簡潔な回路構成にて、し
かも小型化を実現し得る装置を提供せんとするものでめ
る。
の出力信号に、ｌ：９’）セット回路でリセット信号全
発生し、ついで内部電源回路ｉ １７セツトして内部電
源をオフ状態とするようにし、簡潔な回路構成にて、し
かも小型化を実現し得る装置を提供せんとするものでめ
る。
さて、本発明の実施例につき図面を参照して説明する。
なお、各図面を通じて共通安要素には同一の符号を付す
。
。
第１図は本発明の一実施例金示すオートパワーダウン装
置の概略構成図である。キー入力回路１の出力信号は内
部電源回路２、リセット回路６に入力し、内部電源回路
２の出力信号は発振・分局回路５、内部電源で駆動され
る内部回路７に入力し、発振・分局回路５の出力信号は
内部回路７に入力し、リセット回路６のリセット信号は
内部電源回路２．内部回路７に入力し、内部回路１の出
力信号は内部電源回路２２発発振分周回路５．リセット
回路６に入力するように各回路に結線されている。なお
、キー入力回路１、内部電源回路２、リセット回路６、
発振・分局回路７は図示せぬ外部電源によジ駆動される
。
置の概略構成図である。キー入力回路１の出力信号は内
部電源回路２、リセット回路６に入力し、内部電源回路
２の出力信号は発振・分局回路５、内部電源で駆動され
る内部回路７に入力し、発振・分局回路５の出力信号は
内部回路７に入力し、リセット回路６のリセット信号は
内部電源回路２．内部回路７に入力し、内部回路１の出
力信号は内部電源回路２２発発振分周回路５．リセット
回路６に入力するように各回路に結線されている。なお
、キー入力回路１、内部電源回路２、リセット回路６、
発振・分局回路７は図示せぬ外部電源によジ駆動される
。
第２図はこの概略構成図において各部の信号波形を示す
タイムチャートでるり、（ａ）は図示せぬ外部電源の電
圧波形、（ｂ）はリセット回路６のリセット信号、（ｃ
）はキー入力回路１の出力信号、（ｄ）は内部電源回路
２の出力信号、（ｅ）Ｈ発振・分局回路５の出力信号、
（ｆ）は内部回路７の出力信号を示す。
タイムチャートでるり、（ａ）は図示せぬ外部電源の電
圧波形、（ｂ）はリセット回路６のリセット信号、（ｃ
）はキー入力回路１の出力信号、（ｄ）は内部電源回路
２の出力信号、（ｅ）Ｈ発振・分局回路５の出力信号、
（ｆ）は内部回路７の出力信号を示す。
第１図、第２図により動作を説明する。図示せぬ外部電
源が印力ｎされると、リセット回路６のリセット信号が
高レベル％ ＨＩ＋になり、内部電源回路２に入力して
内部電源をオフにし、発振°分周回路５に入力し５て発
振を停止させ、内部回路７にリセツ）％かけらっこの状
態において、キー人力全スキャンし、キー人力が検知さ
れると、キー入力回路１の出力信号が高レベル！Ｈ″に
なり、内部＠源をオン状態にしてその出力１ｄ号が高レ
ベル囁Ｈ”になり、発振ψ分周回路５が発振を開始し、
また内部回路に電源全供給する。また、キー入力回路１
の出力信号はリセット回路６にも入力し、そのリセット
信号が徐々に低レベル−・Ｌ″になり、内部回路７が動
作を開始する。そして、内部回路７がキー入力回路１の
出力信号を受けつけると１、） 内部回路Ｉの出力信号
が高レベルＳＨｎになる（時刻ＴＩ ）。ついで、時刻
Ｔ２になり、キー人力に対する一連の動作が終了したと
きに、キー人力のスキャンを開始し、キー人力が検知さ
れない場合、内部回路７の出力信号は低レベル’Ｌ“に
なシ、す゛セット回路６のリヤ２１４号が高レベル１７
になり、そして内部電源をオフにし、発振を停止してオ
ートパワーダウンが作動することになる。
源が印力ｎされると、リセット回路６のリセット信号が
高レベル％ ＨＩ＋になり、内部電源回路２に入力して
内部電源をオフにし、発振°分周回路５に入力し５て発
振を停止させ、内部回路７にリセツ）％かけらっこの状
態において、キー人力全スキャンし、キー人力が検知さ
れると、キー入力回路１の出力信号が高レベル！Ｈ″に
なり、内部＠源をオン状態にしてその出力１ｄ号が高レ
ベル囁Ｈ”になり、発振ψ分周回路５が発振を開始し、
また内部回路に電源全供給する。また、キー入力回路１
の出力信号はリセット回路６にも入力し、そのリセット
信号が徐々に低レベル−・Ｌ″になり、内部回路７が動
作を開始する。そして、内部回路７がキー入力回路１の
出力信号を受けつけると１、） 内部回路Ｉの出力信号
が高レベルＳＨｎになる（時刻ＴＩ ）。ついで、時刻
Ｔ２になり、キー人力に対する一連の動作が終了したと
きに、キー人力のスキャンを開始し、キー人力が検知さ
れない場合、内部回路７の出力信号は低レベル’Ｌ“に
なシ、す゛セット回路６のリヤ２１４号が高レベル１７
になり、そして内部電源をオフにし、発振を停止してオ
ートパワーダウンが作動することになる。
第３図れ第１図に示した概略構成についてさらに具体的
な実施例を示す回路図でろる。内部電源回路２Ｕ ３Ｎ
ＯＲ２０，２ＡＮＤ−２ＮＯＲ２１、ＩＮＶ２２、Ｎ−
ＭＯ８２３およびＰ＠ＭＯ８２４で構成されている。；
１ＮＯＲ２０は３人力が入力端子２ａ。
な実施例を示す回路図でろる。内部電源回路２Ｕ ３Ｎ
ＯＲ２０，２ＡＮＤ−２ＮＯＲ２１、ＩＮＶ２２、Ｎ−
ＭＯ８２３およびＰ＠ＭＯ８２４で構成されている。；
１ＮＯＲ２０は３人力が入力端子２ａ。
２ｂおよび２ＡＮＤ・２ＮＯＲ２１の出力に接続され、
ＩＮＶ２２ は入力が入力端子２ａと接続され、２ＡＮ
Ｄ・２ＮＯＲ２１は３人力が入力端子２ ｃ 、 ３Ｎ
ＯＲの出力と ＩＮＶ２２ の出力に接続され、Ｐ型絶
縁ゲート電界効果トランジスタＮ−ＭＯＳ ２３はドレ
イン、ゲルトおよびソースがそれぞれ出力端子２ｄ、
３ＮＯＲ２０の出力および図示せぬ外部電源の６カＶｃ
ＫＭＨ”’Ｍ□１．１ヶヶー、ア、ッ、 ・１（、、
ジスタＰ＠ＭＯ８２４はドレイン、ゲートお裏びソース
がそれぞれ出力端子２ｄ、３ＮＯＲ２０の出力および接
地電位に接続されている。分周回路５は３ＮＯＲ５０，
２ＡＮＤ−２ＮＯＲ５１、ＩＮｖ５１および発振・分周
器５３で構成さ１ている。３Ｎ−ＯＲ５０ｉ４３人力が
入力端子５ａ 、 ５ｂおよび２ ＡＮＤ・２ＮＯＲ５
１の出力に接続され、２ＡＮＤ・２ＮＯＲ５１（ｌ−Ｊ
：３人力が入力端子５ｅ 、ＩＮＶ５２の出力および３
ＮＯＲ５０の出力に接続され、ＩＮＶ５２は入力が入力
端子５ａに接続され、発振・分局器５３は入力と出力が
それぞｎ ３ＮＯＲの出力と出力端子５ｄに接続されて
いる。リセット回路６は２ＮＯＲ６０，３ＮＯＲ６１、
Ｐ −ＭＯＳ ６２、Ｎ参ＩＶｉＯＳ ６３、容量６４
、ＩＮＶ６５．２ＮＡＮＤ６６ 、ＩＮＶ ６７゜６８
で構成されている。２ＮＯＲ６０は２人力が入力端子６
ａと３ＮＯＲ６１の出力に接続され、３ＮＯＲ６１は３
人力が２ＮＯＲ６０の出力、ＩＮＶ６５の出力および入
力端子６ｂに接続され、Ｎ型絶縁ゲート電界効果トラン
ジスタＰ−ＭＯＳ ６２ ｆｄソース、ゲートおよびド
レインがそれぞれ図示せぬ外部電源の出力Ｖｃ 、 ２
ＮＯＲ６０の出力および節点６９に接続され、Ｐ型絶縁
ゲート電界効果トランジスタＮ・ＭＯ８６３はソース、
ゲートおよびドレインがそれぞれ接地電位、２ＮＯＲ６
０の出力および節点６９に接続され、容量６４は一端が
節点６９、他端が接地電位に接続され、ＩＮＶ６５゜６
８はそれぞれ入力が節点６９．入力端子６ｄ と接続さ
れ、２ＮＡＮＤ６６は２人力がＩＮＶ６５゜６８の出力
と接続され、そしてＩＮＶ６７ ｆ；出力が出力端子６
ｃに接続されている。なお、キー入力回路１の出力端子
１ａは、内８１Ｓ電源回路２の入力端子２ｂ、１７セツ
ト回路６の入力端子６ａおよび内部回路７の入力端子７
ｅＶｃ′＃、続−ａｉｔ、内部電源回路２の出力端子２
ｄ は発振・分局回路５０入力端子５ｂおよび内部回路
７０入力端子７Ｃに接続され、リセット回路６の出力端
子６Ｃは内部電源回路２０入力端子２ｃ 、発振・分周
回路５の入力端子５ｃおよび内部回路Ｉの入力端子７ｄ
に接続され、ぞして内部回路７の出力［有］子７ａ は
内部電源回路２の入力端子２ａ 、発振・分周回路５の
入力端子５ａおよびリセット回路６の入力端子６ｂに接
続されている。
ＩＮＶ２２ は入力が入力端子２ａと接続され、２ＡＮ
Ｄ・２ＮＯＲ２１は３人力が入力端子２ ｃ 、 ３Ｎ
ＯＲの出力と ＩＮＶ２２ の出力に接続され、Ｐ型絶
縁ゲート電界効果トランジスタＮ−ＭＯＳ ２３はドレ
イン、ゲルトおよびソースがそれぞれ出力端子２ｄ、
３ＮＯＲ２０の出力および図示せぬ外部電源の６カＶｃ
ＫＭＨ”’Ｍ□１．１ヶヶー、ア、ッ、 ・１（、、
ジスタＰ＠ＭＯ８２４はドレイン、ゲートお裏びソース
がそれぞれ出力端子２ｄ、３ＮＯＲ２０の出力および接
地電位に接続されている。分周回路５は３ＮＯＲ５０，
２ＡＮＤ−２ＮＯＲ５１、ＩＮｖ５１および発振・分周
器５３で構成さ１ている。３Ｎ−ＯＲ５０ｉ４３人力が
入力端子５ａ 、 ５ｂおよび２ ＡＮＤ・２ＮＯＲ５
１の出力に接続され、２ＡＮＤ・２ＮＯＲ５１（ｌ−Ｊ
：３人力が入力端子５ｅ 、ＩＮＶ５２の出力および３
ＮＯＲ５０の出力に接続され、ＩＮＶ５２は入力が入力
端子５ａに接続され、発振・分局器５３は入力と出力が
それぞｎ ３ＮＯＲの出力と出力端子５ｄに接続されて
いる。リセット回路６は２ＮＯＲ６０，３ＮＯＲ６１、
Ｐ −ＭＯＳ ６２、Ｎ参ＩＶｉＯＳ ６３、容量６４
、ＩＮＶ６５．２ＮＡＮＤ６６ 、ＩＮＶ ６７゜６８
で構成されている。２ＮＯＲ６０は２人力が入力端子６
ａと３ＮＯＲ６１の出力に接続され、３ＮＯＲ６１は３
人力が２ＮＯＲ６０の出力、ＩＮＶ６５の出力および入
力端子６ｂに接続され、Ｎ型絶縁ゲート電界効果トラン
ジスタＰ−ＭＯＳ ６２ ｆｄソース、ゲートおよびド
レインがそれぞれ図示せぬ外部電源の出力Ｖｃ 、 ２
ＮＯＲ６０の出力および節点６９に接続され、Ｐ型絶縁
ゲート電界効果トランジスタＮ・ＭＯ８６３はソース、
ゲートおよびドレインがそれぞれ接地電位、２ＮＯＲ６
０の出力および節点６９に接続され、容量６４は一端が
節点６９、他端が接地電位に接続され、ＩＮＶ６５゜６
８はそれぞれ入力が節点６９．入力端子６ｄ と接続さ
れ、２ＮＡＮＤ６６は２人力がＩＮＶ６５゜６８の出力
と接続され、そしてＩＮＶ６７ ｆ；出力が出力端子６
ｃに接続されている。なお、キー入力回路１の出力端子
１ａは、内８１Ｓ電源回路２の入力端子２ｂ、１７セツ
ト回路６の入力端子６ａおよび内部回路７の入力端子７
ｅＶｃ′＃、続−ａｉｔ、内部電源回路２の出力端子２
ｄ は発振・分局回路５０入力端子５ｂおよび内部回路
７０入力端子７Ｃに接続され、リセット回路６の出力端
子６Ｃは内部電源回路２０入力端子２ｃ 、発振・分周
回路５の入力端子５ｃおよび内部回路Ｉの入力端子７ｄ
に接続され、ぞして内部回路７の出力［有］子７ａ は
内部電源回路２の入力端子２ａ 、発振・分周回路５の
入力端子５ａおよびリセット回路６の入力端子６ｂに接
続されている。
第４図はこの実施例の各部の信号波形を示すタイムチャ
ートでｓｐ、（ａ）は図示せぬ外部電源の出力Ｖｃ の
波形、（ｂ）は節点６９の信号波形、（ｃ）はＩＮＶ６
７ の出力の波形、（ｄ）は出力端子１ａ の信号波形
、（ｅ）は出力端子２ｄ Ｌ７）信号波形、（ｆ、）は
出力端子５ｄの信号波形、（７）は出力端子７ａ の信
号波形を示す。
ートでｓｐ、（ａ）は図示せぬ外部電源の出力Ｖｃ の
波形、（ｂ）は節点６９の信号波形、（ｃ）はＩＮＶ６
７ の出力の波形、（ｄ）は出力端子１ａ の信号波形
、（ｅ）は出力端子２ｄ Ｌ７）信号波形、（ｆ、）は
出力端子５ｄの信号波形、（７）は出力端子７ａ の信
号波形を示す。
第３図、第４図により動作全説明する。図示せぬ外部電
源が印加されると、節点６９は接地電位でろジ、また容
量６４とＰ−ＭＯＳ ６２ 、Ｎ・ＭＯ８６３の時定数
の関係によ５ＩＮＶ６５の出力信号は高レベル ’ｎ”
ｉ維持し、内部電源がオフなので出力端子７ａの出力信
号は低レベル ”Ｌ”全維持しているから、出力端子６
ｃの出力信号は高レベル’ Ｈ”になジ、したがつて、
内部電源がオフを維持して発振は停止している。時刻Ｔ
＋にキー人力が検出されると、出力端子１ａの出力信号
が高レベル’Ｈ“になり、出力端子２ｄは高レベル”
Ｈ”に方って内部電源がオン状態を示し、出力端子５ｄ
の出力信号としてクロック（ｉ号が送出される。また、
２ＮＯＲ６０の出力信号が低レベル１Ｌ″になり、Ｐψ
ＭＯ８６２をオンさせて節点６９が徐々に高レベル’
Ｈ”にな５、ＩＮＶ６７の出力信号が低レベルもし“に
なってリセットヲ解除する。したがって、内部回路７が
作動？開始して出力端子１ａの出力信号が高レベル’Ｈ
”になる。出力端子１ａの出力信号が低し／ベル％Ｔｌ
＋になると、２ＮＯＲ６０の出力信号は高レベル気Ｈ″
になり、Ｎ−］ＶｉＯ８６３がオンして節点６９の電位
を低レベル’Ｌ”にする。し力、し、出力端子７ａの出
力信号が高レベル艷ＨｒＴ ｆ；ので、出力端子６ｃ
のりゼット出力信号は低レベルもＬＩＴのままでろる。
源が印加されると、節点６９は接地電位でろジ、また容
量６４とＰ−ＭＯＳ ６２ 、Ｎ・ＭＯ８６３の時定数
の関係によ５ＩＮＶ６５の出力信号は高レベル ’ｎ”
ｉ維持し、内部電源がオフなので出力端子７ａの出力信
号は低レベル ”Ｌ”全維持しているから、出力端子６
ｃの出力信号は高レベル’ Ｈ”になジ、したがつて、
内部電源がオフを維持して発振は停止している。時刻Ｔ
＋にキー人力が検出されると、出力端子１ａの出力信号
が高レベル’Ｈ“になり、出力端子２ｄは高レベル”
Ｈ”に方って内部電源がオン状態を示し、出力端子５ｄ
の出力信号としてクロック（ｉ号が送出される。また、
２ＮＯＲ６０の出力信号が低レベル１Ｌ″になり、Ｐψ
ＭＯ８６２をオンさせて節点６９が徐々に高レベル’
Ｈ”にな５、ＩＮＶ６７の出力信号が低レベルもし“に
なってリセットヲ解除する。したがって、内部回路７が
作動？開始して出力端子１ａの出力信号が高レベル’Ｈ
”になる。出力端子１ａの出力信号が低し／ベル％Ｔｌ
＋になると、２ＮＯＲ６０の出力信号は高レベル気Ｈ″
になり、Ｎ−］ＶｉＯ８６３がオンして節点６９の電位
を低レベル’Ｌ”にする。し力、し、出力端子７ａの出
力信号が高レベル艷ＨｒＴ ｆ；ので、出力端子６ｃ
のりゼット出力信号は低レベルもＬＩＴのままでろる。
ついで、時刻Ｔ２になり、キー人力に対する一連の動作
が終了し、キー人力がない場合、出力端子７ａの出力佃
°号が低レベル＄ Ｌ １１になり、出力端子６ｃのリ
セット出力信号が高しベ＃ ’Ｈ” Ｋ＆７ｔ・１ＪＪ
ＺＺ１７・００°）−ｔｙｈ＃：ｒ力 、１信号によっ
て内部電源をオフにし、発振が停止し、 イオートバワ
ーダウンが作動することになる。
が終了し、キー人力がない場合、出力端子７ａの出力佃
°号が低レベル＄ Ｌ １１になり、出力端子６ｃのリ
セット出力信号が高しベ＃ ’Ｈ” Ｋ＆７ｔ・１ＪＪ
ＺＺ１７・００°）−ｔｙｈ＃：ｒ力 、１信号によっ
て内部電源をオフにし、発振が停止し、 イオートバワ
ーダウンが作動することになる。
本発明は、リセット回路に設けたＰ−ＭＯＳ、Ｎ・ＭＯ
Ｓ と容量による時定数で充分に遅延時間をとることが
でき、また内部回路の出力信号が高レベルｓＨ”の期間
に、この容量に充電した電荷全放電することができるの
で、電源電圧検出回路全不要にし、内ｍ電源が瞬断した
ときでも充分にリセットがかかり、！ｅだダイナミック
方式の発振回路全使用可能とするなと、多大の利点を有
する。
Ｓ と容量による時定数で充分に遅延時間をとることが
でき、また内部回路の出力信号が高レベルｓＨ”の期間
に、この容量に充電した電荷全放電することができるの
で、電源電圧検出回路全不要にし、内ｍ電源が瞬断した
ときでも充分にリセットがかかり、！ｅだダイナミック
方式の発振回路全使用可能とするなと、多大の利点を有
する。
第１図は本発明の一実施例を示す概略構成図、第２図は
この構成図の各部の信号波形を示すタイムチャート、第
３図はこの構成図の具体例を示す回路図、第４図はこの
回路図の各部の信号波形を示すタイムチャート、第５図
は従来のオートパワータ゛ウン装置の概略構成図、第６
図はこの構成図の各部の信号波形を示すタイムチャート
でろる。 １・・・・キー入力回路、２・・−・内部電源回路、３
・・・・パワーオンクリア回路、４・！・・電圧検出回
路、５・・・・発振・分周回路、６・・・・リセット回
路、７・・・・内部回路、２０．５０．６１−− ＠−
３ＮＯＲ，２１，５１−拳・ ・２ＡＮＤ ・ ２ＮＯ
Ｒ，２２，５２，６５。 ６７．６８−−−−ＩＮＶ、 ２３．６２−−−−Ｐ−
ＭＯＳ、 ２ ４ 、 ６ ３ ・ ・ ・ φ Ｎ−
ＭＯＳ、 ６ ０ ・・・φ２ＮＯＲ，６４・・・・容
量、６６健・・−２ＮＡＮＤ。 代理人 大岩増雄 第１図 ＠２図 １ ＴＩ Ｔ２ 第４図 ７、 Ｔ２ 第５図 ｖｓＧ図 ＴＩ Ｔ２
この構成図の各部の信号波形を示すタイムチャート、第
３図はこの構成図の具体例を示す回路図、第４図はこの
回路図の各部の信号波形を示すタイムチャート、第５図
は従来のオートパワータ゛ウン装置の概略構成図、第６
図はこの構成図の各部の信号波形を示すタイムチャート
でろる。 １・・・・キー入力回路、２・・−・内部電源回路、３
・・・・パワーオンクリア回路、４・！・・電圧検出回
路、５・・・・発振・分周回路、６・・・・リセット回
路、７・・・・内部回路、２０．５０．６１−− ＠−
３ＮＯＲ，２１，５１−拳・ ・２ＡＮＤ ・ ２ＮＯ
Ｒ，２２，５２，６５。 ６７．６８−−−−ＩＮＶ、 ２３．６２−−−−Ｐ−
ＭＯＳ、 ２ ４ 、 ６ ３ ・ ・ ・ φ Ｎ−
ＭＯＳ、 ６ ０ ・・・φ２ＮＯＲ，６４・・・・容
量、６６健・・−２ＮＡＮＤ。 代理人 大岩増雄 第１図 ＠２図 １ ＴＩ Ｔ２ 第４図 ７、 Ｔ２ 第５図 ｖｓＧ図 ＴＩ Ｔ２
Claims (1)
- キー人力を検知するキー入力回路と、キー入力回路の出
力信号により内部電源をオン・オフする内部電源回路と
、内部電源により動作する内部回路と、キー入力回路の
出力信号によりリセット信号を発生するリセット回路と
、内部電源回路の出力信号により発振全開始してクロッ
ク信号全内部回路に供給する発振・分局回路とを備え、
キー人力が検知されない場合、キー入力回路の出力信号
によシリセット回路でリセット信号を発生し、ついで内
部電源回路ｉ １７セツトして内部電源をオフ状態にす
ること全特徴とするオートパワーダウン装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59113448A JPS60256826A (ja) | 1984-05-31 | 1984-05-31 | オ−トパワ−ダウン装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59113448A JPS60256826A (ja) | 1984-05-31 | 1984-05-31 | オ−トパワ−ダウン装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60256826A true JPS60256826A (ja) | 1985-12-18 |
Family
ID=14612485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59113448A Pending JPS60256826A (ja) | 1984-05-31 | 1984-05-31 | オ−トパワ−ダウン装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60256826A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993006543A1 (fr) * | 1991-09-27 | 1993-04-01 | Kabushiki Kaisha Toshiba | ORDINATEUR PORTATIF AVEC FONCTION DE COMMUTATION SUR L'HORLOGE DE l'UNITE CENTRALE |
-
1984
- 1984-05-31 JP JP59113448A patent/JPS60256826A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993006543A1 (fr) * | 1991-09-27 | 1993-04-01 | Kabushiki Kaisha Toshiba | ORDINATEUR PORTATIF AVEC FONCTION DE COMMUTATION SUR L'HORLOGE DE l'UNITE CENTRALE |
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