JPS60257174A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60257174A JPS60257174A JP59112634A JP11263484A JPS60257174A JP S60257174 A JPS60257174 A JP S60257174A JP 59112634 A JP59112634 A JP 59112634A JP 11263484 A JP11263484 A JP 11263484A JP S60257174 A JPS60257174 A JP S60257174A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- source
- oxide film
- protection diode
- inductors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000005669 field effect Effects 0.000 claims description 6
- 230000006378 damage Effects 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
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- 239000000463 material Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
Landscapes
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に関し、特にＭＯ８構造を有する絶
縁ゲート型電界効果トランジスタを含む半導体装置に関
する。
縁ゲート型電界効果トランジスタを含む半導体装置に関
する。
近年、高周波用の電界効果トランジスタはその高周波特
性、例えば電力利得、雑音指数等を向上させる為ますま
すパターンの微細化が進んでいる、特にＵＨ１ｉ’帯で
優れた高周波特性を示すＭＯ８Ｗｔ造を有する双ゲート
型電界効果トランジスタ（以下、ＭＯ８双ゲートＦＥＴ
と記す）はテレビジョンやビデオテープレコーダ等のチ
ューナ部分に。
性、例えば電力利得、雑音指数等を向上させる為ますま
すパターンの微細化が進んでいる、特にＵＨ１ｉ’帯で
優れた高周波特性を示すＭＯ８Ｗｔ造を有する双ゲート
型電界効果トランジスタ（以下、ＭＯ８双ゲートＦＥＴ
と記す）はテレビジョンやビデオテープレコーダ等のチ
ューナ部分に。
又、ケーブルテレビシロンのコンバータ等に多用されて
いる。そして、このＭＯ８双ゲートＦＥＴの電力利得、
雑音指数等の高周波特性をさらに向上させるに当り、ま
すますゲート長を短かくし、ゲート酸化膜厚を薄くして
いる。
いる。そして、このＭＯ８双ゲートＦＥＴの電力利得、
雑音指数等の高周波特性をさらに向上させるに当り、ま
すますゲート長を短かくし、ゲート酸化膜厚を薄くして
いる。
一般にＭＯＳ ＦＦｔＴのゲート静電破壊強度は、その
ゲート酸化膜がシリコンの熱酸化膜の場合、膜厚１０ｎ
ｍ当りＩＯＶと言われている。このような高周波用ＭＯ
８双ゲートＦ’Ｆ’ｒのゲート酸化膜は通常数十ｎｍを
採用しており、例えばゲート酸化膜厚が６０ｎｍの場合
第１図の如く約６０Ｖの静電破壊強度しか得られない。
ゲート酸化膜がシリコンの熱酸化膜の場合、膜厚１０ｎ
ｍ当りＩＯＶと言われている。このような高周波用ＭＯ
８双ゲートＦ’Ｆ’ｒのゲート酸化膜は通常数十ｎｍを
採用しており、例えばゲート酸化膜厚が６０ｎｍの場合
第１図の如く約６０Ｖの静電破壊強度しか得られない。
従って従来よりとの様なＭＯ８双ゲートＦ’Ｆ’［’に
対してはゲート保護用のダイオードを設けてゲート酸化
膜を保護していた。
対してはゲート保護用のダイオードを設けてゲート酸化
膜を保護していた。
第２図は従来の保護用ダイオード付きＭＯ８Ｏ８−）Ｆ
ｇＴの一例の等価回路図である。第２図において１はソ
ース、２は第１ゲート、３は第２ゲート、４はドレイン
の各端子で５及び６は保護ダイオードでゲート・ソース
間に接続されている。
ｇＴの一例の等価回路図である。第２図において１はソ
ース、２は第１ゲート、３は第２ゲート、４はドレイン
の各端子で５及び６は保護ダイオードでゲート・ソース
間に接続されている。
保護ダイオード５，６は互いに逆方向特性となる様に縦
続接続した２個のダイオードの組から成り、第１ゲート
・ソース間及び第２ゲート・ソース間にそれぞれ接続し
である。
続接続した２個のダイオードの組から成り、第１ゲート
・ソース間及び第２ゲート・ソース間にそれぞれ接続し
である。
第３図は第２図に示す保護ダイオード付きＭＯ８双ゲー
）ＦＦ３Ｔのゲート番ソース間の電流−電圧特性図であ
る。第３図に示す様に、各バイアス方向とも逆方向特性
を示す。
）ＦＦ３Ｔのゲート番ソース間の電流−電圧特性図であ
る。第３図に示す様に、各バイアス方向とも逆方向特性
を示す。
第４図はこの従来のＭＯ８双ゲート］；”Ｅ’ｒの破壊
に至る電圧の実測値である。ここでは第１ゲート・ソー
ス間のみのデータであるが、第２ゲート・ソース間もほ
ぼ同様の値を示す。
に至る電圧の実測値である。ここでは第１ゲート・ソー
ス間のみのデータであるが、第２ゲート・ソース間もほ
ぼ同様の値を示す。
以上の様にゲート参ンース間に保護ダイオードを接続す
ると第１ゲート・ソース間もしくは第２ゲート・ソース
間に入るサージ電力に対しては静電破壊強度はゲート酸
化膜厚５＋１ｎｍでも１ｏｏ〜１２０■に向上する。こ
こで接続した保護ダイオードは１個当り逆方向耐圧１５
Ｖ、印加電圧ｏ■の時の容量０．５ＰＦのものを用いて
いる。
ると第１ゲート・ソース間もしくは第２ゲート・ソース
間に入るサージ電力に対しては静電破壊強度はゲート酸
化膜厚５＋１ｎｍでも１ｏｏ〜１２０■に向上する。こ
こで接続した保護ダイオードは１個当り逆方向耐圧１５
Ｖ、印加電圧ｏ■の時の容量０．５ＰＦのものを用いて
いる。
ところで第５図のＭＯ８ＦＦ！Ｔのゲートサージ破壊強
度試験装置によシ、容量値１１を変化してゲート破壊強
度を測定すると、第６図の様になり線で示す）よシ傾き
が小さい。このことは、従来例の保護ダイオードのみで
はダイオードで十分で外来サージエネルギーを吸収でき
ず一部がゲート酸化膜の方へ流れていることを示す。ち
なみに保護ダイオードのみの破壊強奪は第７図に示す如
く容量に対し１／２乗の傾きをもっている。
度試験装置によシ、容量値１１を変化してゲート破壊強
度を測定すると、第６図の様になり線で示す）よシ傾き
が小さい。このことは、従来例の保護ダイオードのみで
はダイオードで十分で外来サージエネルギーを吸収でき
ず一部がゲート酸化膜の方へ流れていることを示す。ち
なみに保護ダイオードのみの破壊強奪は第７図に示す如
く容量に対し１／２乗の傾きをもっている。
（発明が解決しようとする問題点）
本発明の目的は外来サージ電力が保護ダイオードで十分
吸収されず一部がゲート酸化膜の方へ流れるという従来
の欠点を除去し、ゲート酸化膜が破壊することのない様
に改善した絶縁ゲート型電界効果トランジスタを含む半
導体装置を提供することにある。
吸収されず一部がゲート酸化膜の方へ流れるという従来
の欠点を除去し、ゲート酸化膜が破壊することのない様
に改善した絶縁ゲート型電界効果トランジスタを含む半
導体装置を提供することにある。
（問題点を解決するだめの手段）
本発明によれば、ゲート保護ダイオードと絶縁ゲート型
電界効果トランジスタのゲート電極間にインダクタンス
成分をもつ回路素子を挿入した半導体装置を得る。
電界効果トランジスタのゲート電極間にインダクタンス
成分をもつ回路素子を挿入した半導体装置を得る。
（実施例）
次に、本発明の詳細について図面を用いて説明する。
第８図は本発明の一実施例の等価回路図である。
ソース端子２１．第１ゲート端子２２．第２ゲート端子
２３．ドレイン端子１４を有するＮチャンネル型のＭＯ
８双ゲートＦ’Ｅ’ｒ２０の第１ゲート・ソース間及び
第２ゲート・ソース間にそれぞれ互いに逆方向特性とな
る様に縦続接続した２個のダイオードの組２５．２６を
接続し更に保護ダイオードとゲート酸化模上のゲート電
極間にインダクター２７．２８をそれぞれ接続する。
２３．ドレイン端子１４を有するＮチャンネル型のＭＯ
８双ゲートＦ’Ｅ’ｒ２０の第１ゲート・ソース間及び
第２ゲート・ソース間にそれぞれ互いに逆方向特性とな
る様に縦続接続した２個のダイオードの組２５．２６を
接続し更に保護ダイオードとゲート酸化模上のゲート電
極間にインダクター２７．２８をそれぞれ接続する。
具体的数値例を挙げるとインダクター２７．２８はＡｌ
配線を用い、そのインダクタンスは約３ｎＨで５− ある。このインダクター２７．２８により外来サージエ
ネルギーはＭＯＳのゲート酸化膜に流れ込むことなく、
阻止される。
配線を用い、そのインダクタンスは約３ｎＨで５− ある。このインダクター２７．２８により外来サージエ
ネルギーはＭＯＳのゲート酸化膜に流れ込むことなく、
阻止される。
第９図は本実施例によるＭＯ８双ゲートｐｔｉ：’ｒの
破壊に至る電圧の実測値で容量値を変化させた場合を示
している。第６図の従来例と比較し１００ＰＦの時約１
００■向上している。
破壊に至る電圧の実測値で容量値を変化させた場合を示
している。第６図の従来例と比較し１００ＰＦの時約１
００■向上している。
本発明ではＮチャンネル型について説明したがＰチャン
ネル型でも可能である。又、シリコンのみならずＧ ａ
Ａ ｓ等の化合物半導体材料でも良い。
ネル型でも可能である。又、シリコンのみならずＧ ａ
Ａ ｓ等の化合物半導体材料でも良い。
第８図の等価回路上インダクターの記号をコイルで表わ
したが実際は分布定数回路であることはいうまでもない
。
したが実際は分布定数回路であることはいうまでもない
。
（発明の効果）
以上、説明した様に本発明によればＭＯ８双ゲ−）Ｆ’
Ｂ’ｒの破壊強度を大きく向上させることが可能となる
。
Ｂ’ｒの破壊強度を大きく向上させることが可能となる
。
第１図はＭＯＳの破壊電圧を示すグラフ、第２６−
図は従来の保護ダイオード付ＭＯ８双ゲー） Ｆ’Ｆｉ
Ｔの一例の等価回路図、第３図は上記のダイオード耐圧
を示すグラフ、第４図は上記の破壊に至る電圧を示すグ
ラフ、第５図は破壊強度を測定する試験装置の回路図、
第６図は上記試験装置による破壊強度の容量特性を示す
グラフ、第７図はダイオードのみによる破壊強度の容量
特性を示すグラフである。 第８図は本発明の一実施例の等価回路図、第９図は本実
施例の破壊強度の容量特性を示すグラフである。 １・・・・・・ソース端子、２・・・・・・第１ゲート
端子、３・・・・・・第２ゲート端子、４・・・・・・
ドレイン、５・・・・・・保護ダイオード、６・・・・
・・保護ダイオード、２７，２８・・・・・・インダク
ター。 石皮璋１：至る電圧（Ｖ） 第１ 図 第３図 １００ １０ＳＩＩ０ １１５ ７２０石皮璋１＝り−
るｔ灰 （Ｖ） 第４図 １ 第５図 １００ ３００ ７０００ 容量（ＰＦ） 第６図 ＋００ ３００ ７０００ 客量（ＰＦ） 夢７図 ７００ ３００ １０００ 番量（Ｐ「） 第９図 第８図
Ｔの一例の等価回路図、第３図は上記のダイオード耐圧
を示すグラフ、第４図は上記の破壊に至る電圧を示すグ
ラフ、第５図は破壊強度を測定する試験装置の回路図、
第６図は上記試験装置による破壊強度の容量特性を示す
グラフ、第７図はダイオードのみによる破壊強度の容量
特性を示すグラフである。 第８図は本発明の一実施例の等価回路図、第９図は本実
施例の破壊強度の容量特性を示すグラフである。 １・・・・・・ソース端子、２・・・・・・第１ゲート
端子、３・・・・・・第２ゲート端子、４・・・・・・
ドレイン、５・・・・・・保護ダイオード、６・・・・
・・保護ダイオード、２７，２８・・・・・・インダク
ター。 石皮璋１：至る電圧（Ｖ） 第１ 図 第３図 １００ １０ＳＩＩ０ １１５ ７２０石皮璋１＝り−
るｔ灰 （Ｖ） 第４図 １ 第５図 １００ ３００ ７０００ 容量（ＰＦ） 第６図 ＋００ ３００ ７０００ 客量（ＰＦ） 夢７図 ７００ ３００ １０００ 番量（Ｐ「） 第９図 第８図
Claims (1)
- 絶縁ゲート型電界効果トランジスタの絶縁ゲートの外来
サージによるゲート破壊を防止する為のゲート保護ダイ
オードを含む半導体装置において、ンス成分をもつ回路
素子を挿入したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112634A JPS60257174A (ja) | 1984-06-01 | 1984-06-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112634A JPS60257174A (ja) | 1984-06-01 | 1984-06-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257174A true JPS60257174A (ja) | 1985-12-18 |
Family
ID=14591632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59112634A Pending JPS60257174A (ja) | 1984-06-01 | 1984-06-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257174A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348487A (en) * | 1976-10-14 | 1978-05-01 | Fujitsu Ltd | Semiconductor device |
| JPS56114373A (en) * | 1980-02-14 | 1981-09-08 | Matsushita Electric Ind Co Ltd | Protection circuit of fet |
-
1984
- 1984-06-01 JP JP59112634A patent/JPS60257174A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348487A (en) * | 1976-10-14 | 1978-05-01 | Fujitsu Ltd | Semiconductor device |
| JPS56114373A (en) * | 1980-02-14 | 1981-09-08 | Matsushita Electric Ind Co Ltd | Protection circuit of fet |
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