JPS6025904B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明はチップ面積及び速度電力積が小さくかつバイポ
ーラトランジスタと同時に製造できる論理回路用の半導
体装置の製造方法に関する。

従来アィソレーション拡散領域もしくは拡散抵抗器を必
要とせず素子面積を節約した集積度の高い１山（ｌｎに
ｇ的ｔｅｄＩｎｊｅｃｔｉｏｎＬｏｇｃ）構造の論理回
路素子が特公昭４９−３５０３０に示されているように
周知である。この構造でバイポーラトランジス夕と同時
に製造した構造の一例を第１図に示す。１はｐ形半導体
基板、２はその上に成長されたｎ形ェピタキシャル成長
層である。

ｐ十形拡散領域３，４が２のｎ形ェピタキシャル成長層
に互に分離されて配列されている。この３をェミツタ、
２をベース、４をコレクタとして横方向ＰＮＰトランジ
スタＴ，を形成する。ｎ十形拡散領域５，６はこれらを
コレクタ、４をベース、２をェミツタとする垂直方向Ｎ
ＰＮトランジスタＴ２を構成する。ｎ＋形拡散領域７は
２のェビタキシャル成長層の綾＃２点である。今電流が
トランジスタＴ，のェミツタ３に印加されると、注入さ
れた正孔は部分的にトランジスタＴ，のコレクタ４に橘
袋される。

これにより４と２とのｐ−ｎ接合は順方向にバイアスさ
れ、トランジスタＴ２のェミツタ２から電子が４に注入
される。従ってトランジスタＴ２のエミツタ２とコレク
タ５および６はオンする。また、４が接地された場合に
は４と２とのｐ−ｎ接合の順方向バイアスはなくなるの
でＴ，はオフする。従ってＴ，とＴ２は反転回路を構成
するのでこれによりロジックが構成できる。一方この１
１Ｌ回路素子の製造と同時にバイポ−ラトランジスタも
作れるわけであるが、１１は１１Ｌと同時に作り込まれ
た他のＮＰＮトランジスタのコレクタ分離のためのｐ＋
形分離拡散層、１２はｐ＋形ベース拡散層で１１Ｌのベ
ース４と同時に形成される。

１３はェミツタ、１４はコレクタコンタクトのためのｎ
十拡散層で、１山のコレクタ５，６と同時に形成する。

１ ５はＳｉ０２腹、３′，４′，５′，６′，７′，
１２′，１３′，１４′は各領域の電極である。以上示
した従来構造の１１Ｌとバイポーラトランジスタの作成
された素子においては、領域２はトランジスタＴ２のヱ
ミツタであると同時にトランジスタＴ，のベースでもあ
るので、トランジスタＴ，のェミッタ注入効率を下げな
い為に高不純物濃度にすることは許されず高々１０１６
ａｔｏｍ／塊程度である。

このためトランジスタＬは逆トランジスタとして動作し
ェミッタ注入効率は悪くェミッタ接地電流増幅率ｈＦ８
は通常３〜１０と小さい。その為コレクタ５，６からの
ファンアウト（Ｆａｎｏｕｔ）を多数個とる事は不可能
である。

更にｈ刊を低下させぬためにトランジスタものべ−ス４
は比較的低不純物濃度に押えられるためベース抵抗が大
きくなり、スイッチング速度が低下する。さらにバイポ
ーラトランジスタのスイッチング速度を上げるために、
ベースにドリフト電界を生ずるように濃度勾配をつけて
いるためにその逆方向を使用している１１Ｌ素子におい
ては逆ドリフト電界のためにキャリアの拡散時間が長く
、また蓄積時間も加わるためさらにスイッチング速度が
低下する。本発明は上記欠点を改善すべく新規なる構造
のスイッチング素子を備えた構造を有し、かつ速度電力
積及び素子面積の小さな論理回路素子を供給することを
目的としている。

以下、本発明の構造の素子とバィポ−ラトランジスタと
同時に構成した第２図に基ずし、て述べる。

第２図ａは同素子の部分的概略平面図であり、第２図ｂ
，ｃは第２図ａで示したＸ一Ｘ′で切断した時の部分的
概略断面図で同ｂは製造の中間段階を示すキ概略平面図
である。第２図において第１図と同一のものには同一番
号を付している。

１はｐ形半導体基板、２は前記１上に形成した高抵抗率
、例えば５０肌程度のｎ形層である。

１１は通常の集積回路における縦方向のバイポーラトラ
ンジスタＴ３のコレクタを分離するためのｐ＋形分離拡
散層である。

トランジスタＴ３は１比部以外を構成する任意の他のト
ランジスタである。３，２１は前記２の表面より形成し
たｐ十形領域であり、前記３と２１とは近接して配置さ
れ、かつ前記２１は前記２の領域を部分的にとり囲むよ
うに形成される。

前記３，２，２１で構成されるｐｎｐトランジスタＴ，
において各々３，２，２１はエミツタ、ベース、コレク
タとなっている。このトランジスタＴ．においては、．
ベース濃度が低く、ヱミッタ濃度が高いので、ェミッタ
から注入された正孔のコレクタへの到達率は従来構造に
比べて非常に高くなる。また前記２１と１のｐ形半導体
基板とではさまれた領域の一部２４，２５，２６は前記
２１の電位が“０”Ｖでは前記２１及び１と２４，２５
及び２６とで構成されるＰＮ接合の拡散電位により空乏
層で満される様に形成される。２２，２３は前記２の表
面で領域２１に囲まれて形成したｎ＋形領域であり、２
，２１，２４と２５及び２６，２２及び２３からなるス
イッチング素子Ｓ，が構成され、このＳ，において各々
２１はゲート、２，２４〜２６，２２及び２，２４〜２
６，２３はそれぞれ導電路として作用する。

この素子は領域３の端子をバイアス端子Ｂ、前記２１の
端子を入力端子１、前記２２を出力端子○とする。次に
本素子における論理回路部すなわちＴ，とＳ，の動作を
説明する。

端子Ｂから従釆構造と同様、電流ＩＢが常に注入されて
いる。今端子１が浮遊状態にあると、トランジスタＴ，
のェミツタ３から注入された正孔によりトランジスタＴ
，のコレクタすなわちスイッチング素子Ｓ，のゲート２
１の電位は上昇し、約十０．６Ｖとなる。この為スイッ
チング素子Ｓ，のゲート２１とｐ形基板２ではさまれた
導電路領域２４，２５，２６中の空乏層はほとんどなく
なり、２２一（２４，２５，２６）一７および２３−（
２４，２５，２６）−７よりなる導弦性通路が形成され
、端子○の出力は“０”Ｖとなる。なお電極２３にも必
要に応じて出力端子を設けてもよい。次に端子１が接地
電位、すなわち“０”となったときには、スイッチング
素子Ｓ，のゲート２１にたまっていた正孔は端子１を通
り放電し、ゲート２１はＯＶとなる。

この為スイッチング素子Ｓ，の導電路領域２４，２５，
２６は前述の如く、ゲート２１及びｐ形基板１と領域２
４，２５，２６とのＰＮ接合に発生する拡散電位のため
空乏層で満たされ、２すなわち７と２２とは電気的に分
離され端子０は浮遊状態になる。このようにしてトラン
ジスタＴ，とスイッチング素子Ｓ，とは各種論理回路の
基礎となる反転回路を形成する。次に第２図をもとに通
常の縦方向／ゞィポ−ラトランジスタＴ３と同一工程で
製造した場合の本構造素子の製造方法の一実施例につい
て述べる。

抵抗率例えば５〜２００一肌のｐ形シリコン基板１の上
に高低抗率例えば５００−仇のｎ形シリコン層２をェピ
タキシャル成長させる。次に前記２の表面より縦方向バ
イポーラトランジスタのコレクタ分離のためのｐ十形の
分離拡散１１を行う。次に前記ェピタキシャル層２の表
面より所定の形状で本素子のィンジェクターすなわちト
ランジスタＴ，のェミツタ３、ゲート２ １、バイポー
ラトランジスタのベース１２にｐ＋形を与える不純物例
えばポロンを周知の熱拡散法により約１仏ｍの深さに拡
散しｐ十形高濃度不純物領域３，２１，１２を形成する
。領域２１は前記２の一部領域を第２図ａに示すごとく
所定の表面形状でとり函すように形成され、かつ領域２
４，２５，２６が領域２１及びｐ形基板１と領域２４，
２５リ２６との間のＰＮ接合の拡散電位により完全に空
乏層で満たされるように形成する。今、２，４の不純物
濃度が１×１び４ａｔｏｍ／地（５００−弧）だとする
と前記２４〜２６のゲート２１と基板１との間隔は最大
約５．３ムｍとなる（第２図ｂ）。しかる後、通常のバ
イポーラトランジスタＴ３のベース層とコレクタ層の所
定の位置と前記２１で囲まれた領域の所定の位置とロジ
ック素子の接地をとるための所定の位置に、前記２の表
面よりｎ＋形を与える不純物、例えばリンを熱拡散法に
より約０．７仏ｍの深さに拡散し、通常のバイポーラト
ランジスタＴ３のエミツタ１３、コレクタコンタクト１
４、前記スイッチング素子Ｓ，の出力部２２，２３、接
地部７を形成する。

このｎ十形拡散層の深さはトランジスタのベース幅を決
定し、この場合のベース幅は０．３仏ｍとなる。このよ
うにして、第２図ｃに示すごとく本発明にかかるロジッ
ク素子と通常のバィポーラトランジスタを作成すること
ができる。第３図をもとにバィポーラトランジスタと同
一工程で製造した場合の本構造素子の他の実施例につい
て述べる。

抵抗率例えば５〜２００−伽のｐ形シリコン基板１の上
のＴ，，Ｓ，よりなるロジツタ素子とトランジスタＬに
相当する部分に２０〜５００／口のｎ十形シリコン埋込
層３１，３２を形成する。この上に高抵抗率例えば５０
一肌のｎ形シリコン２をェピタキシヤル成長させる。次
に表面よりバィポーラトランジスタのコレク夕分離のた
めのｐ＋形の分離拡散１１を行う。次に前記２の表面よ
りトランジスタのコレクタ抵抗を下げるためのｎ十拡散
層３３をｎ＋埋込層３２に到達するように形成する。同
時にロジック素子の接地のためのｎ十拡散層３４を形成
する。次に前記２の表面より所定の形状で本素子のィン
ジェクター３、ゲート２１、バイポーラトランジスタの
ベース１２にｐ＋形を与える不純物を約１仏ｍの深さに
拡散する。領域２１は各々が前記２の一部領域を所定の
表面形状例えば網目状でとり囲むように形成され、かつ
領域２４，２５，２６が領域２１及びｐ形基板１と領域
２４，２５，２６との間のＰＮ接合の拡散電位により完
全に空乏層で満たされるように形成する。しかる後、バ
ィポーラトランジスタＬのベース層とコレクタ層の所定
の位置３３と前記２１で囲まれた領域内の所定の位置と
前記接地のための拡散層３４の位置に、前記２の表面よ
りｎ＋形を与える不純物例えばリンを０．７仏ｍの深さ
に拡散し、トランジスタのエミツタ１３、コレクタコン
タクト１４、前記スイッチング素子Ｓ，の出力部２２，
２３、接地７を形成する。

この構成によれば、トランジスタのコレクタ抵抗が小さ
くなり、飽和特性および高周波特性が向上することはも
ちろんであるが、ロジック素子においても、理込層３１
と表面からの拡散層３４，７より接地抵抗が減少し、オ
ン抵抗による出力部２２，２３の接地点からのうき上り
がなくなり、ロジック動作が安定になる上に、電荷の放
電抵抗が４・さくなるのでスイッチング速度が早くなる
。

以上のように本発明の製造方法によれば、消費電力およ
びスイッチング速度ともにすぐれたロジック素子を形成
できる上に、このロジック素子とバィポーラトランジス
タとをほぼ同一の製造方法で同時に製造できるため、ア
ナログ回路とも一体化できお互にそのすぐれた特性を利
用した集積回路を実現することができる。

【図面の簡単な説明】

第１図は従来の１１Ｌ素子の構造断面図、第２図は本発
明の一実施例にかかるロジック素子とトランジスタの製
造工程を示し、ａは平面概略図、ｃはａの×−Ｘ線断面
図、ｂは製造途中の×−Ｘ′線断面図、第３図は本発明
の他の実施例にかかる同装置の構造断面図である。 １・・・・・・ｐ形半導体基板、２…・・・ｎ形ヱピタ
キシヤル層、３……〆形ェミッタ（ィンジヱク夕）、１
１・…・・ｐ＋形分離拡散層、１２・・・・・・縦方向
トランジスタのベース、１３……同トランジスタのエミ
ッタ、２１……ｐ十形コレクタ（ゲート）、２２，２３
・・・・・・ｎ＋形領域、Ｔ．・・・・・・横方向トラ
ンジスタ、Ｌ……縦方向トランジスタ、Ｓ，……スイッ
チング素子。 第１図 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １ 第１導電形の半導体基板上に第２導電形の層をエピ
   タキシヤル成長させる工程と、バイポーラ縦形トランジ
   スタのコレクタを分離すべく、表面より所定の位置に第
   １導電形の不純物を前記半導体基板に到達すべく拡散す
   る工程と、前記エピタキシヤル成長層に選択的に第１導
   電形の不純物を拡散し、前記縦形トランジスタのベース
   、バイポーラ横形トランジスタのエミツタ及び前記バイ
   ポーラ横形トランジスタのコレクタを形成するとともに
   、前記バイポーラ横形トランジスタのコレクタは導電路
   となる前記エピタキシヤル成長層の一部をとり囲みかつ
   前記コレクタと前記半導体基板との間にはさまれた前記
   エピタキシヤル成長層が空乏層で満たされるように形成
   する工程と、前記縦形トランジスタのエミツタ、コレク
   タコンタクト部分、前記横形トランジスタのコレクタ内
   の導電路の表面にあたる部分、前記横形トランジスタの
   ベースとなる部分の所定の位置に第２導電形の不純物を
   拡散する工程とを含むことを特徴とする半導体装置の製
   造方法。 ２ 第１導電形の半導体基板のバイポーラ縦形トランジ
   スタとバイポーラ横形トランジスタの所定の位置にあた
   る部分にあらかじめ第２導電形の不純物層を埋込拡散す
   る工程とを備えたことを特徴とする特許請求の範囲第１
   項に記載の半導体装置の製造方法。