JPS60260144A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60260144A JPS60260144A JP59116213A JP11621384A JPS60260144A JP S60260144 A JPS60260144 A JP S60260144A JP 59116213 A JP59116213 A JP 59116213A JP 11621384 A JP11621384 A JP 11621384A JP S60260144 A JPS60260144 A JP S60260144A
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- Japan
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- well
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- parasitic
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、第１導電型の半導体基体中に形成されている
第２導電型の第１の半導体領域と、この第２導電型の第
１の半導体領域中に形成されている第１導電型の半導体
領域と、上記第１導電型の半導体基体中に形成されてい
る第２導電型の第２の半導体領域とをそれぞれ具備する
半導体装置に関する。
第２導電型の第１の半導体領域と、この第２導電型の第
１の半導体領域中に形成されている第１導電型の半導体
領域と、上記第１導電型の半導体基体中に形成されてい
る第２導電型の第２の半導体領域とをそれぞれ具備する
半導体装置に関する。
背景技術とその問題点
０ＭＯ３は、低消費電力、高ノイズ・マージン、広動作
電源電圧範囲、高負荷駆動能力等の種々の利点を有して
いるため、今後のＶＬＳ Ｉを構成する素子として最も
有望視されている。この０ＭＯ８においては、例えば第
１図に示すように、ｎ型シリコン基板１中にｐ゛層から
成るソース領域２及びドレイン領域３が形成されている
。またｎ型シリコン基板１のドレイン領域３に隣接する
部分にはｐウェル４が形成され、さらにこのｐウェル４
中にｎ゛層から成るソース領域７及びドレイン領域８が
形成されている。一方、ｎ型シリコン基板１上にはＳｉ
Ｏ□膜から成るゲート絶縁膜ＩＯが形成され、このゲー
ト絶縁膜１０の上には多結晶シリコン膜から成るゲート
電極１１が形成されている。同様に、ｐウェル４の上に
は５ｉ０２膜から成るゲート絶縁膜１４が形成され、こ
のゲート絶縁膜１４の上には多結晶シリコン膜から成る
ゲート電極１５が形成されている。そして、上述のゲー
ト電極１１、ゲート絶縁膜１０、ソース領域２及びドレ
イン領域３からｐチャネルＭＯ３ＦＥＴ１７が構成され
ると共に、ゲート電極１５、ゲート絶縁膜１４、ソース
領域７及びドレイン領域８からｎチャネルＭＯ３ＦＥＴ
１８が構成され、これらのｐチャネルＭＯ’Ｓ ＦＥＴ
１７及びｎチャネルＭＯ３ＦＥＴ１８から０ＭＯ３が構
成されている。
電源電圧範囲、高負荷駆動能力等の種々の利点を有して
いるため、今後のＶＬＳ Ｉを構成する素子として最も
有望視されている。この０ＭＯ８においては、例えば第
１図に示すように、ｎ型シリコン基板１中にｐ゛層から
成るソース領域２及びドレイン領域３が形成されている
。またｎ型シリコン基板１のドレイン領域３に隣接する
部分にはｐウェル４が形成され、さらにこのｐウェル４
中にｎ゛層から成るソース領域７及びドレイン領域８が
形成されている。一方、ｎ型シリコン基板１上にはＳｉ
Ｏ□膜から成るゲート絶縁膜ＩＯが形成され、このゲー
ト絶縁膜１０の上には多結晶シリコン膜から成るゲート
電極１１が形成されている。同様に、ｐウェル４の上に
は５ｉ０２膜から成るゲート絶縁膜１４が形成され、こ
のゲート絶縁膜１４の上には多結晶シリコン膜から成る
ゲート電極１５が形成されている。そして、上述のゲー
ト電極１１、ゲート絶縁膜１０、ソース領域２及びドレ
イン領域３からｐチャネルＭＯ３ＦＥＴ１７が構成され
ると共に、ゲート電極１５、ゲート絶縁膜１４、ソース
領域７及びドレイン領域８からｎチャネルＭＯ３ＦＥＴ
１８が構成され、これらのｐチャネルＭＯ’Ｓ ＦＥＴ
１７及びｎチャネルＭＯ３ＦＥＴ１８から０ＭＯ３が構
成されている。
上述の第１図に示す＆Ｍｏｓにおいては、例えばドレイ
ン領域３を構成するｐ゛層と、ｎ型シリコン基Ｆｉ、１
と、ｐウェル４と、例えばソース領域７を構成するｎ゛
層とがｐｎｐｎ構造、即ち寄生サイリスク構造となって
いるので、次のような問題がある。即ち、例えば外部雑
音等に起因して生ずるトリガ電流により上述の寄生サイ
リスクがターン・オンし、この結果、電源側から接地側
に貫通電流が流れてトランジスタを破壊したり、ＡＮ配
線を溶断したりすることがある。なお上述の寄生サイリ
スクにおける端子Ａ、に間の電圧ＶＡＫとこれらの端子
Ａ、に間を流れる電流ＩＡＩ＋との関係は第２図に示す
ようになり、この第２図において上記貫通電流ＩＨは例
えば５１程度である。
ン領域３を構成するｐ゛層と、ｎ型シリコン基Ｆｉ、１
と、ｐウェル４と、例えばソース領域７を構成するｎ゛
層とがｐｎｐｎ構造、即ち寄生サイリスク構造となって
いるので、次のような問題がある。即ち、例えば外部雑
音等に起因して生ずるトリガ電流により上述の寄生サイ
リスクがターン・オンし、この結果、電源側から接地側
に貫通電流が流れてトランジスタを破壊したり、ＡＮ配
線を溶断したりすることがある。なお上述の寄生サイリ
スクにおける端子Ａ、に間の電圧ＶＡＫとこれらの端子
Ａ、に間を流れる電流ＩＡＩ＋との関係は第２図に示す
ようになり、この第２図において上記貫通電流ＩＨは例
えば５１程度である。
上述のサイリスク現象、即ちいわゆるラッチ・アンプは
、例えばドレイン領域３を構成するｐ＋層、ｎ型シリコ
ン基板１及びｐウェル４から成る寄生ｐｎｐトランジス
タと、ｎ型シリコン基板１、ｐウェル４及び例えばソー
ス領域７を構成する０４層から成る寄生ｎｐｎ）ランジ
スタとが同時にオンした時に起こることが知られている
。このため、従来の２μｍルール程度の０ＭＯ３にお・
いては、ｐウェル４の接合深さを３〜６μｍ程度に深く
すると共に、ｐウェル４の不純物濃度を高めて上述の寄
生ｎｐｎ）ランジスタのβゎを小さくし、またｐウェル
４とドレイン領域３を構成するｐ゛層との間隔を十分に
大きく取ったり、ｐウェル４の周囲にｐ＋層（破線で示
す）を形成して寄生ｐｎｐ ）ランジスタのβ、を小さ
くすることにより、ラッチ・アンプを防止していた。し
かしながら、１．５μｍルール程度以下の０ＭＯ３にお
いては、上述のような方法によりラッチ・ア・ノブの発
生を防止することは難しい。
、例えばドレイン領域３を構成するｐ＋層、ｎ型シリコ
ン基板１及びｐウェル４から成る寄生ｐｎｐトランジス
タと、ｎ型シリコン基板１、ｐウェル４及び例えばソー
ス領域７を構成する０４層から成る寄生ｎｐｎ）ランジ
スタとが同時にオンした時に起こることが知られている
。このため、従来の２μｍルール程度の０ＭＯ３にお・
いては、ｐウェル４の接合深さを３〜６μｍ程度に深く
すると共に、ｐウェル４の不純物濃度を高めて上述の寄
生ｎｐｎ）ランジスタのβゎを小さくし、またｐウェル
４とドレイン領域３を構成するｐ゛層との間隔を十分に
大きく取ったり、ｐウェル４の周囲にｐ＋層（破線で示
す）を形成して寄生ｐｎｐ ）ランジスタのβ、を小さ
くすることにより、ラッチ・アンプを防止していた。し
かしながら、１．５μｍルール程度以下の０ＭＯ３にお
いては、上述のような方法によりラッチ・ア・ノブの発
生を防止することは難しい。
発明の目的
本発明は、上述の問題にかんがみ、従来のＣＭＯ８が有
する上述のような欠点を是正した半導体装置を提供する
ことを目的とする。
する上述のような欠点を是正した半導体装置を提供する
ことを目的とする。
発明の概要
本発明に係る半導体装置は、第１導電型の半導体基体中
に形成されている第２導電型の第１の半導体領域（例え
ばｐウェル）と、この第２導電型の第１の半導体領域中
に形成されている第１導電型の半導体領域（例えばｎ゛
層から成るソース領域及びドレイン領域）と、上記第１
導電型の半導体基体中に形成されている第２導電型の第
２の半導体領域（例えばｐ゛層から成るソース領域及び
ドレイン領域）とをそれぞれ具備する半導体装置（例え
ばＬＳＩを構成する０ＭＯ３）において、上記第１導電
型の半導体基体を第１導電型の低抵抗の半導体基板上に
形成されている第１導電型のエピタキシャル成長層で構
成すると共に、上記第１導電型の半導体領域と上記第２
導電型の第１の半導体領域との接合よりも深い位置にそ
の不純物濃度のピークが位置するように上記第２導電型
の第１の半導体領域を形成している。このように構成す
ることによって、第２導電型の第２の半導体領域と、第
１導電型のエピタキシャル成長層と、第２導電型の第１
の半導体領域と、第１導電型の半導体領域とで構成され
る寄生サイリスクに起因して生ずるランチ・アンプを効
果的に防止することができる。
に形成されている第２導電型の第１の半導体領域（例え
ばｐウェル）と、この第２導電型の第１の半導体領域中
に形成されている第１導電型の半導体領域（例えばｎ゛
層から成るソース領域及びドレイン領域）と、上記第１
導電型の半導体基体中に形成されている第２導電型の第
２の半導体領域（例えばｐ゛層から成るソース領域及び
ドレイン領域）とをそれぞれ具備する半導体装置（例え
ばＬＳＩを構成する０ＭＯ３）において、上記第１導電
型の半導体基体を第１導電型の低抵抗の半導体基板上に
形成されている第１導電型のエピタキシャル成長層で構
成すると共に、上記第１導電型の半導体領域と上記第２
導電型の第１の半導体領域との接合よりも深い位置にそ
の不純物濃度のピークが位置するように上記第２導電型
の第１の半導体領域を形成している。このように構成す
ることによって、第２導電型の第２の半導体領域と、第
１導電型のエピタキシャル成長層と、第２導電型の第１
の半導体領域と、第１導電型の半導体領域とで構成され
る寄生サイリスクに起因して生ずるランチ・アンプを効
果的に防止することができる。
実施例
以下本発明にかかる半導体装置をＬＳＩを構成する０Ｍ
Ｏ３に適用した一実施例につき図面を参照しながら説明
する。なお第３Ａ図〜第３Ｇ図においては、第１図と同
一部分には同一の符号を付し、必要に応じて説明を省略
する。
Ｏ３に適用した一実施例につき図面を参照しながら説明
する。なお第３Ａ図〜第３Ｇ図においては、第１図と同
一部分には同一の符号を付し、必要に応じて説明を省略
する。
第３Ａ図に示すように、まず例えば比抵抗が０．０１Ω
Ｇの低抵抗のｎ型シリコン基板１上に例えば膜厚が２．
５μｍで比抵抗が２０ａｃｍのエピタキシャル成長層２
１を形成する。
Ｇの低抵抗のｎ型シリコン基板１上に例えば膜厚が２．
５μｍで比抵抗が２０ａｃｍのエピタキシャル成長層２
１を形成する。
次に第３Ｂ図に示すように、エピタキシャル成長層２１
の表面に例えば熱酸化法により膜厚が３００人のＳｉＯ
□膜２２膜形２した後、このＳｉｎ、膜２２上に例えば
ＣＶＤ法により例えば膜厚が１０００人の５ｉＪｎ膜２
３を被着形成する。
の表面に例えば熱酸化法により膜厚が３００人のＳｉＯ
□膜２２膜形２した後、このＳｉｎ、膜２２上に例えば
ＣＶＤ法により例えば膜厚が１０００人の５ｉＪｎ膜２
３を被着形成する。
次に第３Ｃ図に示すように、ＳｉＪｇ膜２３０所定部分
をエツチング除去して所定形状のＳｉ ３Ｎ、膜２３ａ
、２３ｂを形成する。次に全面に例えば厚いフォトレジ
ストを塗布し、次いでこのフォトレジストの所定部分を
除去して所定形状のフォトレジスト２４を形成する。
をエツチング除去して所定形状のＳｉ ３Ｎ、膜２３ａ
、２３ｂを形成する。次に全面に例えば厚いフォトレジ
ストを塗布し、次いでこのフォトレジストの所定部分を
除去して所定形状のフォトレジスト２４を形成する。
次にフォトレジスト２４をマスクとして、エピタキシャ
ル成長層２１中にＳＬ＋Ｎ４膜２３ａ、２３ｂ及び５ｉ
Ｏ７膜２２を介してｐ型不純物、例えばホウ素Ｂを例え
ば加速エネルギー５５０ＫｅＶでイオン注入することに
より、第３Ｄ図に示すように、エピタキシャル成長層２
１中にｐウェル４を形成する。なおｐウェル４における
不純物濃度のピークはｐウェル４の下部に位置している
ため、ｐウェル４の下部の両端には突出部４ａ、４ｂが
形成されている。
ル成長層２１中にＳＬ＋Ｎ４膜２３ａ、２３ｂ及び５ｉ
Ｏ７膜２２を介してｐ型不純物、例えばホウ素Ｂを例え
ば加速エネルギー５５０ＫｅＶでイオン注入することに
より、第３Ｄ図に示すように、エピタキシャル成長層２
１中にｐウェル４を形成する。なおｐウェル４における
不純物濃度のピークはｐウェル４の下部に位置している
ため、ｐウェル４の下部の両端には突出部４ａ、４ｂが
形成されている。
次にフォトレジスト２４を除去した後、第３Ｅ図に示す
ように、ｐ型不純物、例えばＢ（ドーズ量は例えば５
Ｘｌ０１３ｃｍ−２）と、ｎ型不純物、例えばＰ（ドー
ズ量は例えば１．５ ｘ１０１２ｃｍ−２）とをＳｉＯ
□膜２２膜形２てエピタキシャル成長層２１中にそれぞ
れイオン注入する（エピタキシャル成長層２１中のＢ
ｔ−ｏで、Ｐを・でそれぞれ表す）。
ように、ｐ型不純物、例えばＢ（ドーズ量は例えば５
Ｘｌ０１３ｃｍ−２）と、ｎ型不純物、例えばＰ（ドー
ズ量は例えば１．５ ｘ１０１２ｃｍ−２）とをＳｉＯ
□膜２２膜形２てエピタキシャル成長層２１中にそれぞ
れイオン注入する（エピタキシャル成長層２１中のＢ
ｔ−ｏで、Ｐを・でそれぞれ表す）。
次に５ｉＪ４膜２３ａ、２３ｂを酸化マスクとしてエピ
タキシャル成長層２１を熱酸化することにより、第３Ｆ
図に示すように、ＳｉＯ□膜２２膜形２なる厚いＳｉＯ
□膜゛２５（フィールド酸化膜）を形成する。またこの
熱酸化の際には、第３Ｅ図に示す工程においてエピタキ
シャル成長層２１中にイオン注入されたＰ、Ｂが深さ方
向に拡散されてＳｉＯ□膜２５膜下５にチャネル・スト
ッパ２６．２７が形成されると共にｐウェル４がアニー
ルされる。
タキシャル成長層２１を熱酸化することにより、第３Ｆ
図に示すように、ＳｉＯ□膜２２膜形２なる厚いＳｉＯ
□膜゛２５（フィールド酸化膜）を形成する。またこの
熱酸化の際には、第３Ｅ図に示す工程においてエピタキ
シャル成長層２１中にイオン注入されたＰ、Ｂが深さ方
向に拡散されてＳｉＯ□膜２５膜下５にチャネル・スト
ッパ２６．２７が形成されると共にｐウェル４がアニー
ルされる。
次にＳｉ３Ｎ４膜２３ａ、２３ｂをエツチング除去した
後、第３Ｇ図に示すように、Ｓｉｎｇ膜２２上２２上晶
シリコン膜から成るゲート電極１１．．１５を形成する
。次にゲート電極１１をマスクとして５ｉ０２膜２５ａ
と５ｔ（ｈ膜２５ｂとの間におけるエピタキシャル成長
層２１に５ｉＯｚ膜２２を介してｐ型不純物、例えばＢ
を高濃度にイオン注入することによりｐ゛層から成るソ
ース領域２及びドレイン領域３を形成すると共に、ゲー
ト電極１５をマスクとして５ｉ（ｈ膜２５ ｂ ＆５ｉ
（ｈ膜２５ｃとの間にお＆Ｊるｐウェル４にＳｉｎｇ膜
２２を介してｎ型不純物、例えばＰをイオン注入するこ
とによりｎ“層から成るソース領域７及びドレイン領域
８を形成する。
後、第３Ｇ図に示すように、Ｓｉｎｇ膜２２上２２上晶
シリコン膜から成るゲート電極１１．．１５を形成する
。次にゲート電極１１をマスクとして５ｉ０２膜２５ａ
と５ｔ（ｈ膜２５ｂとの間におけるエピタキシャル成長
層２１に５ｉＯｚ膜２２を介してｐ型不純物、例えばＢ
を高濃度にイオン注入することによりｐ゛層から成るソ
ース領域２及びドレイン領域３を形成すると共に、ゲー
ト電極１５をマスクとして５ｉ（ｈ膜２５ ｂ ＆５ｉ
（ｈ膜２５ｃとの間にお＆Ｊるｐウェル４にＳｉｎｇ膜
２２を介してｎ型不純物、例えばＰをイオン注入するこ
とによりｎ“層から成るソース領域７及びドレイン領域
８を形成する。
このようにして、ｐチャネルＭＯ３ＦＥＴ１７とｎチャ
ネルＭＯ３ＦＥＴ１８とから成るＣＭＯ８が完成される
。なおｐウェル４の接合深さは約１．５μｍであり、ま
たｐウェル４とｎ型シリコン基板１との間隔Ｘは約１μ
ｍである。
ネルＭＯ３ＦＥＴ１８とから成るＣＭＯ８が完成される
。なおｐウェル４の接合深さは約１．５μｍであり、ま
たｐウェル４とｎ型シリコン基板１との間隔Ｘは約１μ
ｍである。
上述の第３Ｇ図に示す０ＭＯ３における矢印Ａ方向の不
純物濃度分布を第４図に示す。この第４図から明らかな
ように、ｐウェル４の不純物濃度のピークはエピタキシ
ャル成長層２１の深い部分に位置しており、このような
不純物濃度分布を有するｐウェル４はｒｅｔｒｏｇｒａ
ｄｅ ｗｅｌｌ と称されている。
純物濃度分布を第４図に示す。この第４図から明らかな
ように、ｐウェル４の不純物濃度のピークはエピタキシ
ャル成長層２１の深い部分に位置しており、このような
不純物濃度分布を有するｐウェル４はｒｅｔｒｏｇｒａ
ｄｅ ｗｅｌｌ と称されている。
上述の実施例により製造された第３Ｇ図に示す０ＭＯ３
につき、第２図と同様にｖＡに とＩＡＸとの関係を調
べて貫通電流Ｉ１１をめた所１．ＩＨさ０であった。こ
のことから、第３Ｇ図に示す０ＭＯ３においては、ラッ
チ・アンプが殆に完全に防止されていることがわかる。
につき、第２図と同様にｖＡに とＩＡＸとの関係を調
べて貫通電流Ｉ１１をめた所１．ＩＨさ０であった。こ
のことから、第３Ｇ図に示す０ＭＯ３においては、ラッ
チ・アンプが殆に完全に防止されていることがわかる。
このようにランチ・アンプが防止されるのは、第１にＢ
を５５０ＫｅＶと極めて高い加速エネルギーでイオン注
入することにより、第４図に示すようにｐウェル４を
ｒｅｔｒｏｇｒａｄｅ ｗｅｌｌ構造として寄生ｎｐｎ
ｌ−ランジスタのβｎを極めて小さくすることができた
からである。また第２に、０．０１ａｃｍと極めて低抵
抗のｎ型シリコン基板１上に形成されたエビタキシャル
成長層２１に０ＭＯ３を形成しているため、抵抗Ｒｓ（
第３Ｇ図参照）が大幅に低減され、従ってＩｉ、ｘｎｓ
＜０．６（ｖ）（ｔｉｔ ： Ｒｓを流れる電流）とな
って寄生ｐｎｐトランジスタに正帰還がかからなくなっ
たからである。
を５５０ＫｅＶと極めて高い加速エネルギーでイオン注
入することにより、第４図に示すようにｐウェル４を
ｒｅｔｒｏｇｒａｄｅ ｗｅｌｌ構造として寄生ｎｐｎ
ｌ−ランジスタのβｎを極めて小さくすることができた
からである。また第２に、０．０１ａｃｍと極めて低抵
抗のｎ型シリコン基板１上に形成されたエビタキシャル
成長層２１に０ＭＯ３を形成しているため、抵抗Ｒｓ（
第３Ｇ図参照）が大幅に低減され、従ってＩｉ、ｘｎｓ
＜０．６（ｖ）（ｔｉｔ ： Ｒｓを流れる電流）とな
って寄生ｐｎｐトランジスタに正帰還がかからなくなっ
たからである。
また０ＭＯ３の従来の製造方法においては、エピタキシ
ャル成長層２１にまず比較的低エネルギーでＢをイオン
注入した後、例えば１２００℃程度の高温で所定時間熱
処理（ドライブイン拡散）を行うことにより所要の接合
深さのｐウェル４を形成しているため、上記熱処理の際
にＢが横方向に例えば１．５〜３μｍ程度拡散し、この
ためｐウェル４の平面的な大きさを小さくするのが難し
かった。
ャル成長層２１にまず比較的低エネルギーでＢをイオン
注入した後、例えば１２００℃程度の高温で所定時間熱
処理（ドライブイン拡散）を行うことにより所要の接合
深さのｐウェル４を形成しているため、上記熱処理の際
にＢが横方向に例えば１．５〜３μｍ程度拡散し、この
ためｐウェル４の平面的な大きさを小さくするのが難し
かった。
これに対して１本実施例によれば、Ｂの高エネルギーイ
オン注入により所望の接合深さを有するｐウェル４を形
成することができるので、ｐウェル４を所要の接合深さ
とするために従来のように高温で長時間の熱処理を行う
必要がない。このためＢの横方向の拡散が実質的にＯと
なり、従ってｐウェル４の平面的な大きさを従来に比べ
て極めて小さくすることができるので、０ＭＯ３の微細
化が可能である。
オン注入により所望の接合深さを有するｐウェル４を形
成することができるので、ｐウェル４を所要の接合深さ
とするために従来のように高温で長時間の熱処理を行う
必要がない。このためＢの横方向の拡散が実質的にＯと
なり、従ってｐウェル４の平面的な大きさを従来に比べ
て極めて小さくすることができるので、０ＭＯ３の微細
化が可能である。
さらに上述の実施例によれば、次のような利点もある。
即ち、ｐウェル４とエピタキシャル成長層２１との間の
容量Ｃｊが大きいと０ＭＯ３の電源投入時にラッチ・ア
ンプが起きやすくなるためＣ４は小さい程良いが、上述
の実施例においてはｐウェル４とｎ型シリコン基板１と
の間隔Ｘ（第３Ｇ図参照）を約１．０μｍに選定してい
るため第５図に示すようにＣ４は極めて小さく、殆どバ
ルクの値と等しい。このため、特に電源投入時における
ラッチ・アップの発生を効果的に防止することができる
。なおｐウェル４とエピタキシャル成長層２１との間の
耐圧は約１５Ｖ程度であり、実用上全く問題がない。
容量Ｃｊが大きいと０ＭＯ３の電源投入時にラッチ・ア
ンプが起きやすくなるためＣ４は小さい程良いが、上述
の実施例においてはｐウェル４とｎ型シリコン基板１と
の間隔Ｘ（第３Ｇ図参照）を約１．０μｍに選定してい
るため第５図に示すようにＣ４は極めて小さく、殆どバ
ルクの値と等しい。このため、特に電源投入時における
ラッチ・アップの発生を効果的に防止することができる
。なおｐウェル４とエピタキシャル成長層２１との間の
耐圧は約１５Ｖ程度であり、実用上全く問題がない。
本発明は上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく種々の変形が可能である。例え
ば、上述の実施例においては、ｐウェル４を形成するた
めのＢのイオン注入時の加速エネルギーを５５０ＫｅＶ
としたが、ソース領域７及びドレイン領域８とｐウェル
４との接合よりも深い位置に不純物濃度のピークが位置
すれば必要に応じて加速エネルギーを変更することが可
能である。またｎ型シリコン基板１の比抵抗も上述の実
施例で用いた値に限定されるものではないが、比抵抗が
大きいとＲｓを低減することが難しいので、例えば０．
１Ω〔以下とするのが好ましい。同様にエピタキシャル
成長層２１の膜厚及び比抵抗も上述の実施例で用いた値
に限定されるものではないが、膜厚が大きすぎると膜の
結晶性が悪くなったり、膜の成長時に突起が生じたりす
るばかりでなく、膜の形成に要する費用が高くなるので
、膜厚は５μｍ以下とするのが好ましい。またｐウェル
４とｎ型シリコン基板１との間隔Ｘも必要に応じて変更
可能であるが、Ｘが小さすぎるとＣＪが大きいので、Ｘ
は０．５μｍ以上であるのが好ましい。
明の技術的思想に基づく種々の変形が可能である。例え
ば、上述の実施例においては、ｐウェル４を形成するた
めのＢのイオン注入時の加速エネルギーを５５０ＫｅＶ
としたが、ソース領域７及びドレイン領域８とｐウェル
４との接合よりも深い位置に不純物濃度のピークが位置
すれば必要に応じて加速エネルギーを変更することが可
能である。またｎ型シリコン基板１の比抵抗も上述の実
施例で用いた値に限定されるものではないが、比抵抗が
大きいとＲｓを低減することが難しいので、例えば０．
１Ω〔以下とするのが好ましい。同様にエピタキシャル
成長層２１の膜厚及び比抵抗も上述の実施例で用いた値
に限定されるものではないが、膜厚が大きすぎると膜の
結晶性が悪くなったり、膜の成長時に突起が生じたりす
るばかりでなく、膜の形成に要する費用が高くなるので
、膜厚は５μｍ以下とするのが好ましい。またｐウェル
４とｎ型シリコン基板１との間隔Ｘも必要に応じて変更
可能であるが、Ｘが小さすぎるとＣＪが大きいので、Ｘ
は０．５μｍ以上であるのが好ましい。
なお上述の実施例においてはｐウェル４を形成したが、
第３Ｇ図に示す０ＭＯ３の各部の導電型を全て逆にして
、ｎウェル構造とすることも可能である。
第３Ｇ図に示す０ＭＯ３の各部の導電型を全て逆にして
、ｎウェル構造とすることも可能である。
発明の効果
本発明に係る半導体装置によれば、第１導電型の半導体
基体を第１導電型の低抵抗の半導体基板上に形成されて
いる第１導電型のエピタキシャル成長層で構成すると共
に、上記第り導電型の半導体領域と上記第２導電型の第
１の半導体領域との接合よりも深い位置にその不純物濃
度のピークが位置するように上記第２導電型の第１の半
導体領域を形成しているので、第一２導電型の第２の半
導体領域と、第１導電型のエピタキシャル成長層と、第
２導電型の第１の半導体領域と、第１導電型の半導体領
域とで構成される寄生サイリスクに起因して生ずるラン
チ・アップを効果的に防止することができる。
基体を第１導電型の低抵抗の半導体基板上に形成されて
いる第１導電型のエピタキシャル成長層で構成すると共
に、上記第り導電型の半導体領域と上記第２導電型の第
１の半導体領域との接合よりも深い位置にその不純物濃
度のピークが位置するように上記第２導電型の第１の半
導体領域を形成しているので、第一２導電型の第２の半
導体領域と、第１導電型のエピタキシャル成長層と、第
２導電型の第１の半導体領域と、第１導電型の半導体領
域とで構成される寄生サイリスクに起因して生ずるラン
チ・アップを効果的に防止することができる。
第１図はＬＳＩを構成する従来の０ＭＯ３の゛構造を示
す断面図、第２図は寄生サイリスクのＶＡＫとＩＡＸと
の関係を示すグラフ、第３Ａ図〜第３Ｇ図は本発明に係
る半導体装置の一実施例としてのＬＳＩを構成する０Ｍ
Ｏ３の製造方法の一例を工程順に示す断面図、第４図は
第３Ｇ図の矢印Ａ方向の不純物濃度分布を示すグラフ、
第５図は第３Ｇ図のｐウェルとｎ型シリコン基板との間
隔Ｘをパラメータとしてこれらの間に印加される電圧Ｖ
とＣｊとの関係を示すグラフである。 なお図面に用いた符号において、 １１ 、１５．２２−−−−−−ゲート電極１７−−−
−−−−−−−−・−−−−−−ｐチャネルＭＯ３ＦＥ
Ｔ１８−−−−−−−−−−−−−− ｎチャネルＭＯ
５ＦＥＴ２１−一−−・−・−−−−一−−−−エピタ
キシャル成長層である。 代理人 上屋 勝 常包芳男
す断面図、第２図は寄生サイリスクのＶＡＫとＩＡＸと
の関係を示すグラフ、第３Ａ図〜第３Ｇ図は本発明に係
る半導体装置の一実施例としてのＬＳＩを構成する０Ｍ
Ｏ３の製造方法の一例を工程順に示す断面図、第４図は
第３Ｇ図の矢印Ａ方向の不純物濃度分布を示すグラフ、
第５図は第３Ｇ図のｐウェルとｎ型シリコン基板との間
隔Ｘをパラメータとしてこれらの間に印加される電圧Ｖ
とＣｊとの関係を示すグラフである。 なお図面に用いた符号において、 １１ 、１５．２２−−−−−−ゲート電極１７−−−
−−−−−−−−・−−−−−−ｐチャネルＭＯ３ＦＥ
Ｔ１８−−−−−−−−−−−−−− ｎチャネルＭＯ
５ＦＥＴ２１−一−−・−・−−−−一−−−−エピタ
キシャル成長層である。 代理人 上屋 勝 常包芳男
Claims (1)
- 第１導電型の半導体基体中に形成されている第２導電型
の第１の半導体領域と、この第２導電型の第１の半導体
領域中に形成されている第１導電型の半導体領域と、上
記第１導電型の半導体基体中に形成されている第２導電
型の第２の半導体領域とをそれぞれ具備する半導体装置
において、上記第１導電型の半導体基体を第１導電型の
低抵抗の半導体基板上に形成されている第１導電型のエ
ピタキシャル成長層で構成すると共に、上記第１導電型
の半導体領域と上記第２導電型の第１の半導体領域との
接合よりも深い位置にその不純物濃度のピークが位置す
るように上記第２導電型の第１の半導体領域を形成した
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116213A JPH0714005B2 (ja) | 1984-06-06 | 1984-06-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116213A JPH0714005B2 (ja) | 1984-06-06 | 1984-06-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60260144A true JPS60260144A (ja) | 1985-12-23 |
| JPH0714005B2 JPH0714005B2 (ja) | 1995-02-15 |
Family
ID=14681633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116213A Expired - Lifetime JPH0714005B2 (ja) | 1984-06-06 | 1984-06-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714005B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2826182A1 (fr) * | 2001-06-15 | 2002-12-20 | St Microelectronics Sa | Circuit integre de type cmos a tenue en tension elevee |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480091A (en) * | 1977-12-08 | 1979-06-26 | Nec Corp | Manufacture of complementary field effect semiconductor device |
| JPS5932163A (ja) * | 1982-08-18 | 1984-02-21 | Nec Corp | Ｃｍｏｓ集積回路 |
| JPS5984462A (ja) * | 1982-11-04 | 1984-05-16 | Nec Corp | 相補型ｍｏｓ半導体装置 |
-
1984
- 1984-06-06 JP JP59116213A patent/JPH0714005B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480091A (en) * | 1977-12-08 | 1979-06-26 | Nec Corp | Manufacture of complementary field effect semiconductor device |
| JPS5932163A (ja) * | 1982-08-18 | 1984-02-21 | Nec Corp | Ｃｍｏｓ集積回路 |
| JPS5984462A (ja) * | 1982-11-04 | 1984-05-16 | Nec Corp | 相補型ｍｏｓ半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2826182A1 (fr) * | 2001-06-15 | 2002-12-20 | St Microelectronics Sa | Circuit integre de type cmos a tenue en tension elevee |
| WO2002103797A3 (fr) * | 2001-06-15 | 2003-03-13 | St Microelectronics Sa | Circuit integre de type cmos a tenue en tension elevee |
| US7012309B2 (en) | 2001-06-15 | 2006-03-14 | Stmicroelectronics S.A. | High-voltage integrated CMOS circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0714005B2 (ja) | 1995-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |