JPS5984462A - 相補型ｍｏｓ半導体装置 - Google Patents
相補型ｍｏｓ半導体装置Info
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- JPS5984462A JPS5984462A JP57193881A JP19388182A JPS5984462A JP S5984462 A JPS5984462 A JP S5984462A JP 57193881 A JP57193881 A JP 57193881A JP 19388182 A JP19388182 A JP 19388182A JP S5984462 A JPS5984462 A JP S5984462A
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- Japan
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- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、相補型ＭＯ８半導体装置の改良に関するもの
である。
である。
ＮチャンネルおよびＰチャンネルの絶縁ゲート型電界効
果トランジスタ（以後ＭＯ８）ランジスタと略記する）
を組合せた相補型ＭＯｆ５半導体装置は、従来第１図に
示される構造を有していた。すなわち、Ｎ型半導体基板
１０１内の基板表面に形成した前記基板１０１よυ高濃
度のｎ型不純物領域１０２内にＰチャンネルＭＯ８）ラ
ンジスタ１０３のソース、ドレイン、チャンネルが形成
され、ＮチャンネルＭＯ８）ランジスタ１０４のソース
。
果トランジスタ（以後ＭＯ８）ランジスタと略記する）
を組合せた相補型ＭＯｆ５半導体装置は、従来第１図に
示される構造を有していた。すなわち、Ｎ型半導体基板
１０１内の基板表面に形成した前記基板１０１よυ高濃
度のｎ型不純物領域１０２内にＰチャンネルＭＯ８）ラ
ンジスタ１０３のソース、ドレイン、チャンネルが形成
され、ＮチャンネルＭＯ８）ランジスタ１０４のソース
。
ドレイン、チャンネルは、前記基板１０１内に形成され
た前記基板１０１よシ高濃度のＰ型不純物領域１０５（
以後Ｐウェル１０５と略記する）内に形成され、Ｎチャ
ンネルＭＯ８）ランジスタ１０４のソース、ドレインの
周囲には、寄生ＭＯ８トランジスタを防ぐために、高濃
度のＰ型不純物領域１０６，１０７が形成されていた。
た前記基板１０１よシ高濃度のＰ型不純物領域１０５（
以後Ｐウェル１０５と略記する）内に形成され、Ｎチャ
ンネルＭＯ８）ランジスタ１０４のソース、ドレインの
周囲には、寄生ＭＯ８トランジスタを防ぐために、高濃
度のＰ型不純物領域１０６，１０７が形成されていた。
近年、半導体装置の高密度化による素子間寸法の減少と
ともに、相補型ＭＯ８半導体装置特有の現象であるラッ
チアップ現象がおこシやすくなってきた。一般に、基板
１０１の不純物濃度およびＰウェル１０５の不純物濃度
を高くすることで、Ｐウェルの電気抵抗、基板の電気抵
抗をともにさげることによシラッチアップがおこｐにく
くなることが知られているが、すでにＭＯＳトランジス
タのソース。
ともに、相補型ＭＯ８半導体装置特有の現象であるラッ
チアップ現象がおこシやすくなってきた。一般に、基板
１０１の不純物濃度およびＰウェル１０５の不純物濃度
を高くすることで、Ｐウェルの電気抵抗、基板の電気抵
抗をともにさげることによシラッチアップがおこｐにく
くなることが知られているが、すでにＭＯＳトランジス
タのソース。
ドレイン、チャンネル部分での不純物濃度は、トランジ
スタのショートチャンネル化のためには、必要充分な程
度に高くなっており、これ以上基板およびＰウェルの不
純物濃度を高くすることは、不必要にトランジスタの寄
生容量をふやし、トランジスタの性能を劣化させること
になる。・本発明の目的は、上記従来技術でのＭＯＳ）
ランジスタのソース、ドレイン、チャンネル部分での基
板不純物濃度およびＰウェル不純物濃度を不必要に高め
、トランジスタの寄生容量をふやしトランジスタの性能
をおとすことなく、ラッチアップ現象のおこりＫくい相
補型ＭＯＳ半導体装置を提供することである。
スタのショートチャンネル化のためには、必要充分な程
度に高くなっており、これ以上基板およびＰウェルの不
純物濃度を高くすることは、不必要にトランジスタの寄
生容量をふやし、トランジスタの性能を劣化させること
になる。・本発明の目的は、上記従来技術でのＭＯＳ）
ランジスタのソース、ドレイン、チャンネル部分での基
板不純物濃度およびＰウェル不純物濃度を不必要に高め
、トランジスタの寄生容量をふやしトランジスタの性能
をおとすことなく、ラッチアップ現象のおこりＫくい相
補型ＭＯＳ半導体装置を提供することである。
本発明では、この目的を達成するために、−導電型を有
する半導体基板と、該基板上に設けられた前記−導電型
の第一の半導体層と、該第−の半導体層上に設けられた
前記−導電型でしかも前記第一の半導体層よシも高濃度
の不純物を有する第一の半導体層と、該第二の半導体層
表面から前記第一の半導体層に達する前記−導電型と反
対導電型、を有するウェル層とを含むことを特徴とする
相補型ＭＯＳ半導体装置を実現するものである。
する半導体基板と、該基板上に設けられた前記−導電型
の第一の半導体層と、該第−の半導体層上に設けられた
前記−導電型でしかも前記第一の半導体層よシも高濃度
の不純物を有する第一の半導体層と、該第二の半導体層
表面から前記第一の半導体層に達する前記−導電型と反
対導電型、を有するウェル層とを含むことを特徴とする
相補型ＭＯＳ半導体装置を実現するものである。
以下、本発明を実施例によって詳しく説明する。
第２図は、本発明の実施例であムＮ型シリコン基板１、
上に形成された相補型ＭＯＳ半導体装置である。Ｐチャ
ンネルＭＯＢ）ランジスタ２７、及びＮチャンネルＭＯ
Ｓトランジスタ２８は、それぞれドルインからの電界の
チャンネル領域に対する影響を充分小さく、ショートチ
ャンネル化に対してもパンチスルー耐圧を低下させない
程度充分に不純物濃度の高いｎ型不純物拡散領域３．Ｐ
型不純物拡散領域８にそれぞれ形成されている。
上に形成された相補型ＭＯＳ半導体装置である。Ｐチャ
ンネルＭＯＢ）ランジスタ２７、及びＮチャンネルＭＯ
Ｓトランジスタ２８は、それぞれドルインからの電界の
チャンネル領域に対する影響を充分小さく、ショートチ
ャンネル化に対してもパンチスルー耐圧を低下させない
程度充分に不純物濃度の高いｎ型不純物拡散領域３．Ｐ
型不純物拡散領域８にそれぞれ形成されている。
それぞれのＭＯＳトランジスタの形成されている領域の
不純物濃度は、従来の相補型ＭＯＳ半導体でのソ・−ス
、ドレイン近傍ての濃度と同程度にしておけば、従来の
ＭＯＳ）ランジスタ特性を保つことができる。Ｐチャン
ネルＭＯＳトランジスタの形成されているＮ型シリコン
基板表面領域３の底部には、前記基板表面領域３の不純
物濃度よｐも低いＮ型領域２があシ、さらにその底部に
、Ｎ型領域２をはさむようにして、高濃度のＮ型シリコ
ン基板１がある。このためＮ型シリコン基板１の電気抵
抗は従来よシ小さくできる。またＮチャンネルＭＯＳ）
ランジスタの形成されているＰウェルの基板表面βθ近
の第１のＰウェル８の底部には、第１のＰウェル８のＰ
型不純物濃度よシ高い８度の第２のＰウェル７が形成さ
れており、シたがって、Ｐウェルの電気抵抗も低いもの
となる。
不純物濃度は、従来の相補型ＭＯＳ半導体でのソ・−ス
、ドレイン近傍ての濃度と同程度にしておけば、従来の
ＭＯＳ）ランジスタ特性を保つことができる。Ｐチャン
ネルＭＯＳトランジスタの形成されているＮ型シリコン
基板表面領域３の底部には、前記基板表面領域３の不純
物濃度よｐも低いＮ型領域２があシ、さらにその底部に
、Ｎ型領域２をはさむようにして、高濃度のＮ型シリコ
ン基板１がある。このためＮ型シリコン基板１の電気抵
抗は従来よシ小さくできる。またＮチャンネルＭＯＳ）
ランジスタの形成されているＰウェルの基板表面βθ近
の第１のＰウェル８の底部には、第１のＰウェル８のＰ
型不純物濃度よシ高い８度の第２のＰウェル７が形成さ
れており、シたがって、Ｐウェルの電気抵抗も低いもの
となる。
本発明の実施例では、従来の相補ｆｉＭＯ８半導体装置
のソース、ドレイン近傍での基板およびＰウェル不純物
濃度を必要以上に高くすることなく、ソース９ドレイン
近傍よシ低部での基板およびＰウェル不純物濃度をそれ
ぞれ高くすることによシＰウェルの電気抵抗と基板の電
気抵抗をさけ、ラッチアップのおこりにくい構造を提供
することができる。前記、実施例ではＰウェルの低部が
Ｎ型領域２内に達しているが、Ｐウェルの低部がＮ型領
域２より深く、基板１内に達していても同様の効果のあ
ることはあきらかである。
のソース、ドレイン近傍での基板およびＰウェル不純物
濃度を必要以上に高くすることなく、ソース９ドレイン
近傍よシ低部での基板およびＰウェル不純物濃度をそれ
ぞれ高くすることによシＰウェルの電気抵抗と基板の電
気抵抗をさけ、ラッチアップのおこりにくい構造を提供
することができる。前記、実施例ではＰウェルの低部が
Ｎ型領域２内に達しているが、Ｐウェルの低部がＮ型領
域２より深く、基板１内に達していても同様の効果のあ
ることはあきらかである。
次に、本発明の実施例の製造方法を説明する。
第３図は、第２図に示した実施例の製造工程を示す甲で
ある。Ｎ型シリコン基板１表面上に基板１よシネ鈍物濃
度の低い第１のＮ型エピタキシャル層２を成長し、さら
にその表面上に第１のＮ型エピタキシャル層２よｐ高濃
度のｎ型不純物を含む第２のｎ型エピタキシャル層３を
成長する。次にし込むことにより第３図（ｂ）に示され
るように濃度が２層に分かれたＰウェルが形成され、第
１のｎ型エピタキシャル層内に形成され穴ところのＰウ
ェルを第１のＰウェル７とし、第２のｎ型エピタキシャ
ル層内に形成されたところのＰウェルを第２のＰウェル
８とする。第１のＰウェル７は第１のエピタキシャル層
２内に形成され、第１のエピタキシャル層２のｎ型不純
物濃度が第２のエピタキシャル層３よりも低いため、Ｐ
型不純物が深さ方向にほぼ均一に拡散された場合、第１
のＰウエルアのＰ型不純物濃度が、第２のＰウェル８よ
シも高くなる。第１図に示された従来の相補型ＭＯＳ半
導体装置においては、基板の不純物分布を作シあげるま
でに少なくとも２工程のフォトエツチング工程を必要と
してきたが、本発明を有するところの相補型ＭＯＳ半導
体装置においては、同程度の基板不純物分布を作るまで
に１工程のフォトエツチング工程で可能となる。以降は
従来どうシの相補型ＭＯＳ半導体の製造方法であるが、
半導体基板１表面上にうすい酸化膜９、窒化膜１０を成
長しフォトレジス）１１．１２をマスクとしてチッカ膜
１０を選択除去しく第３図（ｂ））、フオトレジス）１
１．１２を残したままで、ふたたびフォトエツチング技
術を用いＮチャンネルＭＯＳトランジスタが形成される
べき領域にボロン原子１５をイオン注入り、、Ｎチャン
ネル′ＭＯＳトランジスタ周辺での寄生ＭＯ８）ランジ
スタの発生を防ぐためのチャンネルストッパを形、戊す
る（第３図（Ｃ））。
ある。Ｎ型シリコン基板１表面上に基板１よシネ鈍物濃
度の低い第１のＮ型エピタキシャル層２を成長し、さら
にその表面上に第１のＮ型エピタキシャル層２よｐ高濃
度のｎ型不純物を含む第２のｎ型エピタキシャル層３を
成長する。次にし込むことにより第３図（ｂ）に示され
るように濃度が２層に分かれたＰウェルが形成され、第
１のｎ型エピタキシャル層内に形成され穴ところのＰウ
ェルを第１のＰウェル７とし、第２のｎ型エピタキシャ
ル層内に形成されたところのＰウェルを第２のＰウェル
８とする。第１のＰウェル７は第１のエピタキシャル層
２内に形成され、第１のエピタキシャル層２のｎ型不純
物濃度が第２のエピタキシャル層３よりも低いため、Ｐ
型不純物が深さ方向にほぼ均一に拡散された場合、第１
のＰウエルアのＰ型不純物濃度が、第２のＰウェル８よ
シも高くなる。第１図に示された従来の相補型ＭＯＳ半
導体装置においては、基板の不純物分布を作シあげるま
でに少なくとも２工程のフォトエツチング工程を必要と
してきたが、本発明を有するところの相補型ＭＯＳ半導
体装置においては、同程度の基板不純物分布を作るまで
に１工程のフォトエツチング工程で可能となる。以降は
従来どうシの相補型ＭＯＳ半導体の製造方法であるが、
半導体基板１表面上にうすい酸化膜９、窒化膜１０を成
長しフォトレジス）１１．１２をマスクとしてチッカ膜
１０を選択除去しく第３図（ｂ））、フオトレジス）１
１．１２を残したままで、ふたたびフォトエツチング技
術を用いＮチャンネルＭＯＳトランジスタが形成される
べき領域にボロン原子１５をイオン注入り、、Ｎチャン
ネル′ＭＯＳトランジスタ周辺での寄生ＭＯ８）ランジ
スタの発生を防ぐためのチャンネルストッパを形、戊す
る（第３図（Ｃ））。
フォトレジスト除去後、チッカ膜１０をマスクとして選
択酸化し、フィールド酸化膜１７を形成する。その後、
うすいゲート酸化膜１８を形成し、その上にゲート電極
である多結晶シリコンを被着し、パターニングする（第
３図（ｄ））。次に、第３図（ｅ）に示すようにＮチャ
ンネルＭＯＳ）ランジスタのソース、ドレイン２１．２
２を形成するためフォトレジストをマスクとしてｎ素や
リンなどのｎ型不純物を高濃度にイオン注入し、また同
様にフォトレジストをマスクとしてＰチャンネルＭＯ８
＋・ランジスタのソース、ドレイン２３．２４を形成す
るためにボロンなどのＰ型不純物を高濃度にイオン注入
する。その後、層間絶縁膜２５を成長し、電極取出用の
穴をあけ、最級に金属電極２６を形成し、第２図に示さ
れた新規な構造を有する相補型ＭＯＳ半導体装置を製造
することができる。
択酸化し、フィールド酸化膜１７を形成する。その後、
うすいゲート酸化膜１８を形成し、その上にゲート電極
である多結晶シリコンを被着し、パターニングする（第
３図（ｄ））。次に、第３図（ｅ）に示すようにＮチャ
ンネルＭＯＳ）ランジスタのソース、ドレイン２１．２
２を形成するためフォトレジストをマスクとしてｎ素や
リンなどのｎ型不純物を高濃度にイオン注入し、また同
様にフォトレジストをマスクとしてＰチャンネルＭＯ８
＋・ランジスタのソース、ドレイン２３．２４を形成す
るためにボロンなどのＰ型不純物を高濃度にイオン注入
する。その後、層間絶縁膜２５を成長し、電極取出用の
穴をあけ、最級に金属電極２６を形成し、第２図に示さ
れた新規な構造を有する相補型ＭＯＳ半導体装置を製造
することができる。
上記実施例ではＳＮ型半導体基板を用いたＰウエル方式
の相補型ＭＯＳ半導体装置であるが、Ｐ型牛導体基板を
用いたＮウェル方式の相補型ＭＯＳ半導体装置の場合で
も同様に実施することが可能であることはあきらかであ
る。
の相補型ＭＯＳ半導体装置であるが、Ｐ型牛導体基板を
用いたＮウェル方式の相補型ＭＯＳ半導体装置の場合で
も同様に実施することが可能であることはあきらかであ
る。
以上、本発明の内容として相補型Ｍ、Ｏ８半導体装置の
ＭＯＳ）ランジスタのソース、ドレイン。
ＭＯＳ）ランジスタのソース、ドレイン。
チャンネル近傍での基板およびウェルの不純物濃度を不
必要に高めて、トランジスタの寄生客月を大きくし性能
を低下させることなく、相補型ＭＯ８牛導体装置特有の
ラッチアップ現象のおこシにくくすることＫよυ、高性
能でかっ、信頼性の高い相補型ＭＯＳ半導体装置を実現
することができる。
必要に高めて、トランジスタの寄生客月を大きくし性能
を低下させることなく、相補型ＭＯ８牛導体装置特有の
ラッチアップ現象のおこシにくくすることＫよυ、高性
能でかっ、信頼性の高い相補型ＭＯＳ半導体装置を実現
することができる。
第１図は従来の相補型ＭＯＳ半導体装置の断面図であシ
、第２図は本発明による新らしい相補型ＭＯＳ半導体装
置の実施例の断面図である。第３図は本発明の実施例に
よる相補型ＭＯＳ半導体装置の製造方法を示す各工程で
の断面図である。 １・・・・・・Ｎ型シリコン基板、２・旧・・第１のエ
ピタキシャル層、３・・・・・・第２のエピタキシャル
層、４゜１１．１２．１３・旧・・フォトレジスト膜、
７・旧・・第１のＰウェル、８・・・・・・第２のＰウ
ェル、９・・自・・二酸化シリコン膜、１０・・・・・
・窒化シリコン膜、１６・°・・・・チャンネルストッ
パー、１７・・・・・・フィールドの二酸化シリコン膜
、１９．２０・・・・・・多結晶シリコン、２１．２２
・・・・・・ＮチャンネルＭＯＳトランジスタのソース
、ドレイン拡散層、２３．２４・・・・・・Ｐチャンネ
ルＭＯＳトランジスタのソース、ドレイン拡散層、２６
・・・・・・アルミ電極、２７・・・・・・Ｐチャンネ
ルＭＯ８）ランジスタ、２８・・・・・・Ｎチャンネル
ＭＯＳトランジスタ。
、第２図は本発明による新らしい相補型ＭＯＳ半導体装
置の実施例の断面図である。第３図は本発明の実施例に
よる相補型ＭＯＳ半導体装置の製造方法を示す各工程で
の断面図である。 １・・・・・・Ｎ型シリコン基板、２・旧・・第１のエ
ピタキシャル層、３・・・・・・第２のエピタキシャル
層、４゜１１．１２．１３・旧・・フォトレジスト膜、
７・旧・・第１のＰウェル、８・・・・・・第２のＰウ
ェル、９・・自・・二酸化シリコン膜、１０・・・・・
・窒化シリコン膜、１６・°・・・・チャンネルストッ
パー、１７・・・・・・フィールドの二酸化シリコン膜
、１９．２０・・・・・・多結晶シリコン、２１．２２
・・・・・・ＮチャンネルＭＯＳトランジスタのソース
、ドレイン拡散層、２３．２４・・・・・・Ｐチャンネ
ルＭＯＳトランジスタのソース、ドレイン拡散層、２６
・・・・・・アルミ電極、２７・・・・・・Ｐチャンネ
ルＭＯ８）ランジスタ、２８・・・・・・Ｎチャンネル
ＭＯＳトランジスタ。
Claims (1)
- 一導電型を有する半導体基板と、該基板上に設けられた
前記−導電型の第一の半導体層と、該第−の半導体層上
に設けられた前記−導電型でしかも前記第１の半導体層
よシも高濃度の不純物を有する第二の半導体層と、該第
二の半導体層表面から前記第一の半導体層に達する前記
−導電型と反対導電型を有するウェル層とを含むことを
特徴とする相補型ＭＯ８半導体装置ｄ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193881A JPS5984462A (ja) | 1982-11-04 | 1982-11-04 | 相補型ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193881A JPS5984462A (ja) | 1982-11-04 | 1982-11-04 | 相補型ｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984462A true JPS5984462A (ja) | 1984-05-16 |
| JPS6255310B2 JPS6255310B2 (ja) | 1987-11-19 |
Family
ID=16315287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57193881A Granted JPS5984462A (ja) | 1982-11-04 | 1982-11-04 | 相補型ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60260144A (ja) * | 1984-06-06 | 1985-12-23 | Sony Corp | 半導体装置 |
-
1982
- 1982-11-04 JP JP57193881A patent/JPS5984462A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60260144A (ja) * | 1984-06-06 | 1985-12-23 | Sony Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6255310B2 (ja) | 1987-11-19 |
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