JPS60262247A - 双方向シフト、スキヤン方式 - Google Patents
双方向シフト、スキヤン方式Info
- Publication number
- JPS60262247A JPS60262247A JP59117104A JP11710484A JPS60262247A JP S60262247 A JPS60262247 A JP S60262247A JP 59117104 A JP59117104 A JP 59117104A JP 11710484 A JP11710484 A JP 11710484A JP S60262247 A JPS60262247 A JP S60262247A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- shift
- circuit
- scanned
- scan system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＬＳＩ或いはプリント回路板の内部回路の試
験のためのスキャン方式に関する。
験のためのスキャン方式に関する。
多数の論理回路を内蔵するＬＳＩ或いはプリント回路板
の内部回路を試験するため、スキャンという手法がとら
れるが、その１つの方式であるシフトレジスタ方式スキ
ャンは、内部フリップフロップ回路（以下ＦＦと略称す
る）を総て直列に接続してシフトレジスタを構成し、試
験データをシフト・インし、結果をスキャン・アウトす
るものである。
の内部回路を試験するため、スキャンという手法がとら
れるが、その１つの方式であるシフトレジスタ方式スキ
ャンは、内部フリップフロップ回路（以下ＦＦと略称す
る）を総て直列に接続してシフトレジスタを構成し、試
験データをシフト・インし、結果をスキャン・アウトす
るものである。
ＬＳＩ或いはプリント回路板などの被試験体の回路規模
は、年々増大する傾向にあるが、それにつれて、回路中
のスキャンＦＦの数も増加して非常に大きな数となり、
試験時のスキャン・イン／アウトに要する時間の短縮が
問題になるようになってきた。
は、年々増大する傾向にあるが、それにつれて、回路中
のスキャンＦＦの数も増加して非常に大きな数となり、
試験時のスキャン・イン／アウトに要する時間の短縮が
問題になるようになってきた。
［従来の技術］
第２図は、スキャン方式を説明する回路構成ブロック図
である。図において、ＩＪＴは被試験体、ＬＳはＬＳＩ
、ＳＦはスキャンＦＦ、ＧＣは一般回 、路、ＤＣは分
割回路をそれぞれ示す。被試験体８丁は、複数のＬＳＩ
ＬＳを搭載するプリント回路板であって、ＬＳＩ Ｌ
Ｓの中にはスキャンＦＦ ＳＦと、それ以外の一般回路
ＧＣが内蔵されている。
である。図において、ＩＪＴは被試験体、ＬＳはＬＳＩ
、ＳＦはスキャンＦＦ、ＧＣは一般回 、路、ＤＣは分
割回路をそれぞれ示す。被試験体８丁は、複数のＬＳＩ
ＬＳを搭載するプリント回路板であって、ＬＳＩ Ｌ
Ｓの中にはスキャンＦＦ ＳＦと、それ以外の一般回路
ＧＣが内蔵されている。
総てのスキャンＦＰ ＳＦは直列に接続されて、シフト
レジスタを構成し、そ９各々に付けられている数字、ｌ
、２，３．４．−−−−−、ｎ−３，ｎ−２、ｎ−１，
ｎは、スキャン・アドレスであり、ｎは全スキャン段数
である。
レジスタを構成し、そ９各々に付けられている数字、ｌ
、２，３．４．−−−−−、ｎ−３，ｎ−２、ｎ−１，
ｎは、スキャン・アドレスであり、ｎは全スキャン段数
である。
従来のスキャン方式においては、スキャンＦＦのシフト
は単方向であるから、必ずデータはＦＦｌからスキャン
・インされて、ＦＦ ｎからスキャン・アウトされる。
は単方向であるから、必ずデータはＦＦｌからスキャン
・インされて、ＦＦ ｎからスキャン・アウトされる。
［発明が解決しようとする問題点］
大規模な回路においては、通常ＤＣで示す分割回路のよ
うに、回路を論理的に分割して試験を行う手法が用いら
ているが、−Ｆ記、第２図で示した従来方式においては
、スキャンが単方向であるため、回路分割がどのように
行われているかに関係なく、試験対象外のＰＦも含めた
全ＦＦ分のスキャン・クロックを入力して試験データを
スキャン・イン、スキャン・アウトしなければならなか
った。即ち、試験対象ＦＦの位置に関係なく、スキャン
・インとスキャン・アウトのための合計シフト数が、必
ず全スキャン段数ｎとなる。そのため、スキャンＦＦの
数が多くなると相当大きな試験時：ｌｌ’ 間を要する
ものであった。本発明は、この試験データのスキャン・
イン／アウトに要する時間を短縮しようとするものであ
る。
うに、回路を論理的に分割して試験を行う手法が用いら
ているが、−Ｆ記、第２図で示した従来方式においては
、スキャンが単方向であるため、回路分割がどのように
行われているかに関係なく、試験対象外のＰＦも含めた
全ＦＦ分のスキャン・クロックを入力して試験データを
スキャン・イン、スキャン・アウトしなければならなか
った。即ち、試験対象ＦＦの位置に関係なく、スキャン
・インとスキャン・アウトのための合計シフト数が、必
ず全スキャン段数ｎとなる。そのため、スキャンＦＦの
数が多くなると相当大きな試験時：ｌｌ’ 間を要する
ものであった。本発明は、この試験データのスキャン・
イン／アウトに要する時間を短縮しようとするものであ
る。
［問題点を解決するための手段］
本発明は、上記問題点を解消したスキャン方式を提供す
るもので、その手段は、スキャンＦＦを双方向にシフト
可能なるよう構成し、試験対象のＦＦの位置に応じてシ
フト方向を制御するよう構成した本発明の双方向シフト
、スキャン方式によって達成される。
るもので、その手段は、スキャンＦＦを双方向にシフト
可能なるよう構成し、試験対象のＦＦの位置に応じてシ
フト方向を制御するよう構成した本発明の双方向シフト
、スキャン方式によって達成される。
［作用］
本発明の双方向シフト、スキャン方式によって、試験対
象の分割回路のスキャンＦＦから近い方のスキャン端か
ら試験データをスキャン・インし、逆方向シフトによっ
てスキャン・アウトすることによって、最小限のスキャ
ン・クロック数でスキャン・イン／スキャン・アウトす
ることができる。
象の分割回路のスキャンＦＦから近い方のスキャン端か
ら試験データをスキャン・インし、逆方向シフトによっ
てスキャン・アウトすることによって、最小限のスキャ
ン・クロック数でスキャン・イン／スキャン・アウトす
ることができる。
［実施例］
以下第１図に示す実施例により、本発明の要旨を具体的
に説明する。図おいて、第２図と同一の符号は同一の対
象物を示す。
に説明する。図おいて、第２図と同一の符号は同一の対
象物を示す。
総て４のスキャンＦＦ ＳＰは直列に接続されて、双方
向にシフト可能なシフトレジスタを構成している。双方
向シフト可能なシフトレジスタは、等業技術者には周知
の回路であって、制御によって、何れの方向にもシフト
させることができる。
向にシフト可能なシフトレジスタを構成している。双方
向シフト可能なシフトレジスタは、等業技術者には周知
の回路であって、制御によって、何れの方向にもシフト
させることができる。
右方向シフトの場合には、試験データはスヤン・アドレ
ス１のＦＦからスキャン・インされ、スキャン・アドレ
スｎのＦＦからスキャン・アウトされ、左方向シフトの
場合には、スキャン・アドレスｎのＦＦからスキャン・
インされ、スキャン・アドレス１のＦＦからスキャン・
アウトされる。
ス１のＦＦからスキャン・インされ、スキャン・アドレ
スｎのＦＦからスキャン・アウトされ、左方向シフトの
場合には、スキャン・アドレスｎのＦＦからスキャン・
インされ、スキャン・アドレス１のＦＦからスキャン・
アウトされる。
本発明によって、例えば図に示すように、分割回路ＤＣ
がスキャン・アドレス２，３．４ＯＦＦを含む場合には
、右方向シフトによって４つのＦＦにのみスキャン・イ
ンし、左方向シフトによって、４つＯＦＦのデータのみ
スキャン・アウトすればよい。
がスキャン・アドレス２，３．４ＯＦＦを含む場合には
、右方向シフトによって４つのＦＦにのみスキャン・イ
ンし、左方向シフトによって、４つＯＦＦのデータのみ
スキャン・アウトすればよい。
一般には、分割回路の中心のＦＦのスキャン・アドレス
をｉとすると、っぎのように制御する。
をｉとすると、っぎのように制御する。
（ａｔ ｉ≦ｎ／２の場合
右方向シフトでスキャン・イン、左方向シフトでスキャ
ン・アウト。
ン・アウト。
ｆｂｌ ｉ＞ｎ／２の場合
左方與シフトでスキャン・イン、右方向シフトでスキャ
ン・アウト。
ン・アウト。
［発明の効果］
以上説明のように本発明によれば、試験データのスキャ
ン・イン／スキャン・アウトに要する時間を、平均して
従来の約２にすることができるもので、回路規模の増大
とともに増加しつつあった試験時間を短縮するのに大い
に効果がある。なお、上記に説明した分割回路において
、スキャン・アドレスの近いものを１つに分割に纏める
と、一層本発明の効果を挙げることができる。
ン・イン／スキャン・アウトに要する時間を、平均して
従来の約２にすることができるもので、回路規模の増大
とともに増加しつつあった試験時間を短縮するのに大い
に効果がある。なお、上記に説明した分割回路において
、スキャン・アドレスの近いものを１つに分割に纏める
と、一層本発明の効果を挙げることができる。
第１図は本発明による双方向スキャン方式の回路構成ブ
ロック図、 第２図は従来のスキャン方式の回路構成ブロック図であ
る。 図面において、 ＵＴは被試験体、 ＳＦはスキャンＦＦ、ＬＳはＬ Ｓ
Ｉ 、 ＧＣは一般回路、ＤＣは分割回路、 をそれぞれ示す。 導 １ 瑚 茅 ２ 屁
ロック図、 第２図は従来のスキャン方式の回路構成ブロック図であ
る。 図面において、 ＵＴは被試験体、 ＳＦはスキャンＦＦ、ＬＳはＬ Ｓ
Ｉ 、 ＧＣは一般回路、ＤＣは分割回路、 をそれぞれ示す。 導 １ 瑚 茅 ２ 屁
Claims (1)
- 多数の論理回路を内蔵する被試験体の内部回路を試験す
るスキャン回路において、スキャン・フリップフロップ
回路を双方向にシフト可能なるよう構成し、試験対象の
フリップフロップ回路の位置に応じてシフト方向を制御
するよう構成したことを特徴とする双方向シフト、スキ
ャン方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117104A JPS60262247A (ja) | 1984-06-07 | 1984-06-07 | 双方向シフト、スキヤン方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117104A JPS60262247A (ja) | 1984-06-07 | 1984-06-07 | 双方向シフト、スキヤン方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60262247A true JPS60262247A (ja) | 1985-12-25 |
Family
ID=14703498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59117104A Pending JPS60262247A (ja) | 1984-06-07 | 1984-06-07 | 双方向シフト、スキヤン方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60262247A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62282280A (ja) * | 1986-05-30 | 1987-12-08 | Mitsubishi Electric Corp | 論理回路試験装置 |
| JPS63117276A (ja) * | 1986-11-05 | 1988-05-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1984
- 1984-06-07 JP JP59117104A patent/JPS60262247A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62282280A (ja) * | 1986-05-30 | 1987-12-08 | Mitsubishi Electric Corp | 論理回路試験装置 |
| JPS63117276A (ja) * | 1986-11-05 | 1988-05-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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