JPS60262465A - プレ−ナ型トランジスタの製造方法 - Google Patents
プレ−ナ型トランジスタの製造方法Info
- Publication number
- JPS60262465A JPS60262465A JP59118123A JP11812384A JPS60262465A JP S60262465 A JPS60262465 A JP S60262465A JP 59118123 A JP59118123 A JP 59118123A JP 11812384 A JP11812384 A JP 11812384A JP S60262465 A JPS60262465 A JP S60262465A
- Authority
- JP
- Japan
- Prior art keywords
- region
- pace
- emitter
- emitter electrode
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/40—Vertical BJTs
- H10D10/421—Vertical BJTs having both emitter-base and base-collector junctions ending at the same surface of the body
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はプレーナ型トランジスタの製造方法に係り、
特に、高周波用プレーナ型トランジスタの均一なペース
・コレクタ接合を形成できるようにしたものである。
特に、高周波用プレーナ型トランジスタの均一なペース
・コレクタ接合を形成できるようにしたものである。
（従来の技術）
従来、プレーナ型トランジスタの製造方法は、たとえば
、米国フェアチャイルド社出願の特公昭３９−１４７１
２号公報などにより知られている。
、米国フェアチャイルド社出願の特公昭３９−１４７１
２号公報などにより知られている。
第２図（４）〜第２図（Ｉ）は従来より用いられている
プレーナ型トランジスタの製造方法の各段階の工程説明
図を示す。第２図（４）において、１は低抵抗のＰ型シ
リコン基板で、上部がｎ＋層になっている。
プレーナ型トランジスタの製造方法の各段階の工程説明
図を示す。第２図（４）において、１は低抵抗のＰ型シ
リコン基板で、上部がｎ＋層になっている。
その表面上にｎ″′層のエピタキシャル層２が形成され
ている。
ている。
次に、第２図の）に示すように、熱酸化によって、０．
２μｍ程度の酸化膜３を形成する。この酸化膜３を、通
常よく用いられるリングラフィ工程によって、第２図（
Ｃ）に示すように、ペース領域５の窓あけを行なう。
２μｍ程度の酸化膜３を形成する。この酸化膜３を、通
常よく用いられるリングラフィ工程によって、第２図（
Ｃ）に示すように、ペース領域５の窓あけを行なう。
ここで用いるリソグラフィ工程は、レジストの塗布、露
光、現像、エツチング、レジストの除去によって構成さ
れているもので、集積回路の製造過程において、頻繁に
用いられているものでおる。
光、現像、エツチング、レジストの除去によって構成さ
れているもので、集積回路の製造過程において、頻繁に
用いられているものでおる。
次に第２図（ハ）に示すように、シリコン基板１の全面
にペース領域５の窓を形成してできた酸化膜４（第２図
（Ｃ） ’）をマスクとして、Ｐ型不純物を注入した後
、表面を酸化させつつドライブインを行ない、深さ０．
４μｍ程度のペース領域７を形成する。
にペース領域５の窓を形成してできた酸化膜４（第２図
（Ｃ） ’）をマスクとして、Ｐ型不純物を注入した後
、表面を酸化させつつドライブインを行ない、深さ０．
４μｍ程度のペース領域７を形成する。
ここで、注入法として、イオン注入法を用いれば、注入
条件はたとえば、がロンイオンを４０〜６０ ＫｅＶで
、１×１０１４〜４×１０１４程度行い、ドライツイン
は１０００℃、３０〜４０分程度で程度。
条件はたとえば、がロンイオンを４０〜６０ ＫｅＶで
、１×１０１４〜４×１０１４程度行い、ドライツイン
は１０００℃、３０〜４０分程度で程度。
同様に、リングラフィ工程によって、酸化膜６をエミッ
タ領域９の部分だけ窓開けをおこない、第２図（２）、
酸化膜８をマスクとして、全面にリンを拡散させる。こ
の場合の拡散条件は、通常ｐａｃｔｓガス雰囲気中で、
９００℃、３０分程度である。
タ領域９の部分だけ窓開けをおこない、第２図（２）、
酸化膜８をマスクとして、全面にリンを拡散させる。こ
の場合の拡散条件は、通常ｐａｃｔｓガス雰囲気中で、
９００℃、３０分程度である。
このとき、第２図（ト）に示すように、深さ帆３μｍ程
度のエミッタ領域１２を形成するが、エミッタ領域下の
ペース領域７が押し出されて、０．５μ程度の深さにな
シ、ペース領域は１１で示すようになる。このとき、酸
化膜８は熱酸化膜１０となる。
度のエミッタ領域１２を形成するが、エミッタ領域下の
ペース領域７が押し出されて、０．５μ程度の深さにな
シ、ペース領域は１１で示すようになる。このとき、酸
化膜８は熱酸化膜１０となる。
次に、第２図（Ｇ）のように上記リングラフィ工程によ
って、ベースコンタクト１４、エミッタコンタクト１５
の窓あけを行ない、熱酸化膜８をマスク１３にして、第
２図００ように、Ａｔ１６をシリコン基板全面に堆積さ
せる。
って、ベースコンタクト１４、エミッタコンタクト１５
の窓あけを行ない、熱酸化膜８をマスク１３にして、第
２図００ように、Ａｔ１６をシリコン基板全面に堆積さ
せる。
最後に、第２図（Ｉ）に示すように、リソグラフィ工程
によって、ベースコンタクト１４の部分とエミッタコン
タクト５の部分にそれぞれ電極１７゜１８を形成して、
工程を終了する。
によって、ベースコンタクト１４の部分とエミッタコン
タクト５の部分にそれぞれ電極１７゜１８を形成して、
工程を終了する。
（発明が解決しようとする問題点）
しかしながら、上記で述べた従来の製造方法ではエミッ
タ領域１２を形成する際に、ペース領域７がエミッタ不
純物によって押し出されることにより、１１のように変
化し、平らなペース、コレクタ接合を得ることができな
い。
タ領域１２を形成する際に、ペース領域７がエミッタ不
純物によって押し出されることにより、１１のように変
化し、平らなペース、コレクタ接合を得ることができな
い。
第３図（２）はペース領域１１のシリコン基板の表面か
らの距離対不純物濃度の関係を示すものであシ、図中の
破線で示す特性Ａはエミッタペース領域の不純物分布曲
線であ如、実線の特性Ｂはペース領域１１の不純物分布
曲線を示す。この第３図囚からも明らかなように、ペー
ス領域１１が変化することにより、コレクタエミッタ間
の電気的短 ）絡がおこりやすくなシ、トランジスタの
歩留シを低下させる欠点を有していた。
らの距離対不純物濃度の関係を示すものであシ、図中の
破線で示す特性Ａはエミッタペース領域の不純物分布曲
線であ如、実線の特性Ｂはペース領域１１の不純物分布
曲線を示す。この第３図囚からも明らかなように、ペー
ス領域１１が変化することにより、コレクタエミッタ間
の電気的短 ）絡がおこりやすくなシ、トランジスタの
歩留シを低下させる欠点を有していた。
この発明の目的は、簡便なる製造方法にて、プレーナを
トランジスタにおける平らなペースコレクタ接合を得る
ことができ、良好な動作特性、および歩留りの向上を図
るととができるプレーナ型トランジスタの製造方法を得
ることにある。
トランジスタにおける平らなペースコレクタ接合を得る
ことができ、良好な動作特性、および歩留りの向上を図
るととができるプレーナ型トランジスタの製造方法を得
ることにある。
（問題点を解決するための手段）
この発明の要点は、プレーナ型トランジスタのエミッタ
電極を多結晶シリコンを用いて形成し、その後に、エミ
ッタ電極を介してペース領域、エミッタ領域を形成する
ことにある。
電極を多結晶シリコンを用いて形成し、その後に、エミ
ッタ電極を介してペース領域、エミッタ領域を形成する
ことにある。
（作用）
このようにすれば、ペース領域形成段階で、エミッタ電
極直下のペース領域が浅くなっているので、次にエミッ
タ領域を形成した時にエミッタ電極直下のペース領域が
深められても、それで、ペース領域の底部は平坦となる
。
極直下のペース領域が浅くなっているので、次にエミッ
タ領域を形成した時にエミッタ電極直下のペース領域が
深められても、それで、ペース領域の底部は平坦となる
。
（実施例）
以下、この発明のプレーナ型トランジスタの製造方法の
実施例について図面に基づき説明する。
実施例について図面に基づき説明する。
第１図囚〜第１図０はその一実施例の工程説明図である
。
。
まず、第１図囚において、低抵抗のｎ＋層を上部に有す
るＰ型基板２１の上に、厚さ４〜６μｍ程度のｎ型エピ
タキシャル層２２を形成する。
るＰ型基板２１の上に、厚さ４〜６μｍ程度のｎ型エピ
タキシャル層２２を形成する。
次に、第１図０３）に示すように、熱酸化によって０．
２μｍ程度の酸化膜２３を形成する。次いで、第１図（
Ｃ）に示すように、通常よく用いられるリソグラフィ工
程によって、ペース領域２４の窓開けを行なう。
２μｍ程度の酸化膜２３を形成する。次いで、第１図（
Ｃ）に示すように、通常よく用いられるリソグラフィ工
程によって、ペース領域２４の窓開けを行なう。
次に、第１図０に示すように、ｎ型エピタキシャル層２
２の上に、通常よく用いられる低圧ＣＶＤ法によって、
０２μｍ程度の厚さの、多結晶シリコン２５を堆積させ
る。
２の上に、通常よく用いられる低圧ＣＶＤ法によって、
０２μｍ程度の厚さの、多結晶シリコン２５を堆積させ
る。
次に、第１図■に示すように堆積した多結晶シリコン２
５をリソグラフィ工程によってバターニングし、エミッ
タ電極２６を形成する。
５をリソグラフィ工程によってバターニングし、エミッ
タ電極２６を形成する。
次に、第１図（ト）に示すように酸化膜２３をマス −
りとして、全面にＰ型不純物２７をイオン注入し、拡散
を行なってペース領域２８を形成する。
りとして、全面にＰ型不純物２７をイオン注入し、拡散
を行なってペース領域２８を形成する。
ここで、イオン注入の条件は、たとえば、加速電圧５０
ＫｅＶで１×１０１４〜１×１０１１〔２のドーズ量
で、注入後のアニールは、１ｏｏｏ℃程度で４０〜６０
分行なう。
ＫｅＶで１×１０１４〜１×１０１１〔２のドーズ量
で、注入後のアニールは、１ｏｏｏ℃程度で４０〜６０
分行なう。
このとき、エミッタ電極２６の直下のペース領域は、エ
ミッタ電極２６を介して拡散を行なうために、周囲のペ
ース領域に比べて、約０．２μｍ程度浅くなる。
ミッタ電極２６を介して拡散を行なうために、周囲のペ
ース領域に比べて、約０．２μｍ程度浅くなる。
次に、第１図Ｇ）のように、レジスト２９を全面に均一
に塗布し、次いで第１図００ように、エミッタ電極２６
上のレジスト２９を通常のりソゲラフイエ程によってパ
ターニングする。
に塗布し、次いで第１図００ように、エミッタ電極２６
上のレジスト２９を通常のりソゲラフイエ程によってパ
ターニングする。
次に、第１図（Ｉ）のようにレジスト膜３０をマスクと
して使い、リンイオンを注入、拡散してエミッタ領域３
２を形成する。
して使い、リンイオンを注入、拡散してエミッタ領域３
２を形成する。
ここで、リンイオン注入の条件は、たとえば加速電圧５
０ ＫｅＶで、ドーズ量は１×１０Ｉ６ｃＩｎ−２程度
で行なう。注入後のアニール条件は９００℃で１０〜２
０分程度お程度うものとする。
０ ＫｅＶで、ドーズ量は１×１０Ｉ６ｃＩｎ−２程度
で行なう。注入後のアニール条件は９００℃で１０〜２
０分程度お程度うものとする。
リンイオンの拡散のときに、エミッタ電極２６の直下の
ペース領域は、リンによって押し出されるが、あらかじ
め浅く形成しているため、条件を適当に決めることによ
シ、拡散後のペースコレクタ接合は平らになる。
ペース領域は、リンによって押し出されるが、あらかじ
め浅く形成しているため、条件を適当に決めることによ
シ、拡散後のペースコレクタ接合は平らになる。
次に、第１図（Ｊ）のように、基板表面上のレジスト膜
３０を除去した後に、全面にシリコン酸化膜３３を低圧
ＣＶＤ法によって、厚さ０．２μｍ程度堆積させる。
３０を除去した後に、全面にシリコン酸化膜３３を低圧
ＣＶＤ法によって、厚さ０．２μｍ程度堆積させる。
次いで、第２図■に示すように通常のりソゲラフイエ程
によって、シリコン酸化膜３３をペース電極３５、エミ
ッタ電極２６のパターニング３４を行ない、次いで第１
図υに示すように、多結晶シリコンによってエミッタ電
極３６、ペース電極３７を形成して工程を終了する。
によって、シリコン酸化膜３３をペース電極３５、エミ
ッタ電極２６のパターニング３４を行ない、次いで第１
図υに示すように、多結晶シリコンによってエミッタ電
極３６、ペース電極３７を形成して工程を終了する。
以上からも明らかなように、上記実施例では一エミッタ
電極２６を介して、ペース領域２８とエミッタ領域３２
の拡散を行なうために、均一なベースコレクタ接合を形
成することができる。
電極２６を介して、ペース領域２８とエミッタ領域３２
の拡散を行なうために、均一なベースコレクタ接合を形
成することができる。
第３図（Ｂ）はこの発明を用いた場合の不純物分布 ｉ
図であシ、第３図（ト）の従来の場合と対比して示して
いる。この第３図０３）において、破線の特性Ａはエミ
ッタ、ペース領域の不純物分布曲線であシ、特性Ｂはペ
ース領域の不純物曲線である。
図であシ、第３図（ト）の従来の場合と対比して示して
いる。この第３図０３）において、破線の特性Ａはエミ
ッタ、ペース領域の不純物分布曲線であシ、特性Ｂはペ
ース領域の不純物曲線である。
この第３図囚、第３図ω）を比較することによシ、この
発明の場合の方がベースコレクタ接合が改善されること
がわかる。
発明の場合の方がベースコレクタ接合が改善されること
がわかる。
さらに、この発明では、エミッタ電極の厚さを変えるこ
とにより、任意のペース、エミッタ領域を形成すること
ができるため、同一の製造工程を用いて、高周波用のプ
レーナ型トランジスタを形成することができる。
とにより、任意のペース、エミッタ領域を形成すること
ができるため、同一の製造工程を用いて、高周波用のプ
レーナ型トランジスタを形成することができる。
（発明の効果）
この発明は以上説明したように、エミッタ電極を多結晶
シリコンを用いて形成した後、このエミッタ電極を介し
てペース領域とエミッタ領域を形成するようにしたので
、平らなベースコレクタ接合を形成でき、高周波用のプ
レーナ型トランジスタとしての良好な動作特性を得るこ
とができるとともに、歩留シの向上を期することができ
る。
シリコンを用いて形成した後、このエミッタ電極を介し
てペース領域とエミッタ領域を形成するようにしたので
、平らなベースコレクタ接合を形成でき、高周波用のプ
レーナ型トランジスタとしての良好な動作特性を得るこ
とができるとともに、歩留シの向上を期することができ
る。
第１図（４）〜第１図０はそれぞれこの発明のル−す型
トランジスタの製造方法の一実施例の工程説明図、第２
図（Ａ）〜第２図（Ｉ）はそれぞれ従来のプレーナ型ト
ランジスタの製造方法の工程説明図、第３図囚は従来の
プレーナ型トランジスタの製造方法によシ得られたプレ
ーナ型トランジスタにおけるエミッタペース領域の不純
物分布曲線とペース領域の不純物分布曲線を示す図、第
３図０３）はこの発明のプレーナ型トランジスタの製造
方法にょ如得られたプレーナ型トランジスタのエミッタ
、ペース領域の不純物分布曲線とペース領域の不純物曲
線を示す図である。 ２１・・・２Ｍ基板、２２・・・ｎ型エビタキ゛シャル
層、２５・・・多結晶シリコン、２６．３６・・・エミ
ッタ電極、２８・・・ペース領域、３２・・・エミッタ
領域、３７・・・ペース電極。 特許出願人 沖電気工業株式会社 第３図 表面力）ろの距商霞（Ｘ１００ＯＡ） 第３図
トランジスタの製造方法の一実施例の工程説明図、第２
図（Ａ）〜第２図（Ｉ）はそれぞれ従来のプレーナ型ト
ランジスタの製造方法の工程説明図、第３図囚は従来の
プレーナ型トランジスタの製造方法によシ得られたプレ
ーナ型トランジスタにおけるエミッタペース領域の不純
物分布曲線とペース領域の不純物分布曲線を示す図、第
３図０３）はこの発明のプレーナ型トランジスタの製造
方法にょ如得られたプレーナ型トランジスタのエミッタ
、ペース領域の不純物分布曲線とペース領域の不純物曲
線を示す図である。 ２１・・・２Ｍ基板、２２・・・ｎ型エビタキ゛シャル
層、２５・・・多結晶シリコン、２６．３６・・・エミ
ッタ電極、２８・・・ペース領域、３２・・・エミッタ
領域、３７・・・ペース電極。 特許出願人 沖電気工業株式会社 第３図 表面力）ろの距商霞（Ｘ１００ＯＡ） 第３図
Claims (1)
- シリコン基板の表面上に多結晶シリコンによシエミツタ
電極を形成し、かつこのエミッタ電極を介して不純物の
拡散を行なって、ペース領域を形成する工程と、上記エ
ミッタ電極を介して拡散を行って、エミッタ領域を形成
する工程とよシなるプレーナ型トランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118123A JPS60262465A (ja) | 1984-06-11 | 1984-06-11 | プレ−ナ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118123A JPS60262465A (ja) | 1984-06-11 | 1984-06-11 | プレ−ナ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60262465A true JPS60262465A (ja) | 1985-12-25 |
Family
ID=14728603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59118123A Pending JPS60262465A (ja) | 1984-06-11 | 1984-06-11 | プレ−ナ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60262465A (ja) |
-
1984
- 1984-06-11 JP JP59118123A patent/JPS60262465A/ja active Pending
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