JPH0734469B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0734469B2 JPH0734469B2 JP62196917A JP19691787A JPH0734469B2 JP H0734469 B2 JPH0734469 B2 JP H0734469B2 JP 62196917 A JP62196917 A JP 62196917A JP 19691787 A JP19691787 A JP 19691787A JP H0734469 B2 JPH0734469 B2 JP H0734469B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタとくに絶縁ゲートバイポ
ーラトランジスタ内に組み込まれる電界効果トランジス
タや電力用電界効果トランジスタに適する製造方法に関
する。
ーラトランジスタ内に組み込まれる電界効果トランジス
タや電力用電界効果トランジスタに適する製造方法に関
する。
上記の電界効果トランジスタにはそのソース層あるいは
ドレイン層に付属してそれとは逆導電形の低抵抗層が設
けられることがある。これは絶縁ゲートバイポーラトラ
ンジスタや電力用電界効果トランジスタ内に生じやすい
ラッチアップ現象を防止するためであって、この現象を
まず第４図および第５図を参照して説明する。
ドレイン層に付属してそれとは逆導電形の低抵抗層が設
けられることがある。これは絶縁ゲートバイポーラトラ
ンジスタや電力用電界効果トランジスタ内に生じやすい
ラッチアップ現象を防止するためであって、この現象を
まず第４図および第５図を参照して説明する。
第４図は絶縁ゲートバイポーラトランジスタの断面であ
って、その基板10は強いｐ形領域１と高抵抗性のｎ形領
域２からなる。ｐ形のチャネル形成層14は例えば図の前
後方向に伸びる複数条の島状の拡散領域であって、その
中に強いｎ形のソース層17が島状に拡散されている。各
チャネル形成層14の両端の基板面がチャネル形成面であ
って、その面を覆うようにゲート酸化膜11が付けられ、
さらにその上に多結晶シリコン等のゲート12が設けられ
ている。ゲート12の上面を覆うように燐ガラス膜18が付
けられ、それに開口した窓を通してチャネル形成層14お
よびソース層17に導電接触するように電極膜21が、また
ゲート12に導電接触するように電極膜22がそれぞれ被着
され、これら電極膜21および22からそれぞれソース端子
Ｓおよびゲート端子Ｇが導出される。一方、基板10の反
対側にはｐ形領域１に導電接触するように電極膜23が被
着され、これからドレイン端子Ｄが導出される。
って、その基板10は強いｐ形領域１と高抵抗性のｎ形領
域２からなる。ｐ形のチャネル形成層14は例えば図の前
後方向に伸びる複数条の島状の拡散領域であって、その
中に強いｎ形のソース層17が島状に拡散されている。各
チャネル形成層14の両端の基板面がチャネル形成面であ
って、その面を覆うようにゲート酸化膜11が付けられ、
さらにその上に多結晶シリコン等のゲート12が設けられ
ている。ゲート12の上面を覆うように燐ガラス膜18が付
けられ、それに開口した窓を通してチャネル形成層14お
よびソース層17に導電接触するように電極膜21が、また
ゲート12に導電接触するように電極膜22がそれぞれ被着
され、これら電極膜21および22からそれぞれソース端子
Ｓおよびゲート端子Ｇが導出される。一方、基板10の反
対側にはｐ形領域１に導電接触するように電極膜23が被
着され、これからドレイン端子Ｄが導出される。
ｎ形のソース層17とｐ形のチャネル形成層14と基板10の
ｎ形領域２とが１個のｎチャネル形の電界効果トランジ
スタを構成しており、ゲート端子Ｇに所定の電圧が掛か
ったときチャネル形成層14のチャネル形成面の直下にｎ
形のチャネルChが形成され、ソース層17からこのチャネ
ルChを介して電子がｎ形領域２に注入され、元来は高抵
抗性のこのｎ形領域２の導電率が高まる。ドレイン端子
Ｄにはソース端子Ｓよりも正の電位が外部から掛けられ
ており、ｎ形領域２の導電率が高まるとｐ形領域１から
正孔がｎ形領域２に注入されこれによってｎ形領域２内
でいわゆる電導度変調が起こってｎ形領域の導電率が一
層高まる。ｐ形のチャネル形成層14とｎ形領域２とｐ形
領域１とは１個の縦形pnpバイポーラトランジスタを構
成しており、ｎ形領域２がこのベースに当たるので、そ
の導電率が前述のように高まるとこのバイポーらトラン
ジスタが導通してドレイン端子Ｄとソース端子Ｓ間に大
きな電流が流れる。従ってドレイン端子Ｄはバイポーラ
トランジスタのエミッタ端子Ｅの役目を兼ね、ソース端
子Ｓはバイポーラトランジスタのコレクタ端子Ｃの役目
を兼ねている。なお、この第４図からｐ形領域１を抜く
と電力用電界効果トランジスタになる。
ｎ形領域２とが１個のｎチャネル形の電界効果トランジ
スタを構成しており、ゲート端子Ｇに所定の電圧が掛か
ったときチャネル形成層14のチャネル形成面の直下にｎ
形のチャネルChが形成され、ソース層17からこのチャネ
ルChを介して電子がｎ形領域２に注入され、元来は高抵
抗性のこのｎ形領域２の導電率が高まる。ドレイン端子
Ｄにはソース端子Ｓよりも正の電位が外部から掛けられ
ており、ｎ形領域２の導電率が高まるとｐ形領域１から
正孔がｎ形領域２に注入されこれによってｎ形領域２内
でいわゆる電導度変調が起こってｎ形領域の導電率が一
層高まる。ｐ形のチャネル形成層14とｎ形領域２とｐ形
領域１とは１個の縦形pnpバイポーラトランジスタを構
成しており、ｎ形領域２がこのベースに当たるので、そ
の導電率が前述のように高まるとこのバイポーらトラン
ジスタが導通してドレイン端子Ｄとソース端子Ｓ間に大
きな電流が流れる。従ってドレイン端子Ｄはバイポーラ
トランジスタのエミッタ端子Ｅの役目を兼ね、ソース端
子Ｓはバイポーラトランジスタのコレクタ端子Ｃの役目
を兼ねている。なお、この第４図からｐ形領域１を抜く
と電力用電界効果トランジスタになる。
絶縁ゲートバイポーラトランジスタは以上からわかるよ
うにゲート端子Ｇに電圧を与えることにより縦形のバイ
ポーラトランジスタが導通される高入力抵抗で低出力抵
抗の複合化トランジスタであるが、図からわかるように
ｎ形のソース層17とｐ形のチャネル形成層14とｎ形領域
２とからなるnpn形の寄生トランジスタがこれに含まれ
ているので、この寄生トランジスタが導通するとゲート
電圧を切ってもバイポーラトランジスタを流れる電流が
切れない前述のラッチアップが発生してこのトランジス
タを破壊してしまう。第５図は第４図中のこの寄生トラ
ンジスタ部を拡大して示すもので、図示のようにこの寄
生トランジスタＴはそのコレクタをｎ形領域２に，エミ
ッタをソース層17に，ベースをベース抵抗Rbを介してチ
ャネル形成層14に接続したnpnトランジスタとして示す
ことができる。ゲート12に電圧が掛かりゲート酸化膜11
の下のチャネルChが導通して電子ｅがｎ形領域２に注入
されたとき、前述のように正孔Ｈが逆方向から注入され
て少なくともその一部が図の矢印で示す径路で流れるの
で、寄生トランジスタＴの等価ベース抵抗Rbの両端に電
位差が発生する。。この電位差はとりも直さず寄生トラ
ンジスタＴのベース・エミッタ間電位差になるので、こ
の電位差がある限界値を越えたとき寄生トランジスタＴ
が導通してラッチアップが発生する。なお、電力用電界
効果トランジスタの場合でもこの寄生トランジスタＴは
存在することには変わりがないが、ｐ形領域１が存在し
ないのでこれからの正孔の注入は起こらない。しかしそ
の開閉動作中には、ｐ形のチャネル形成層14とｎ形領域
２とからなるダイオード部における空乏層の拡大，縮少
に伴なってその充電電流による正孔が上と類似の作用を
寄生トランジスタに及ぼし、程度は異なるが同様なラッ
チアップが発生しうる。
うにゲート端子Ｇに電圧を与えることにより縦形のバイ
ポーラトランジスタが導通される高入力抵抗で低出力抵
抗の複合化トランジスタであるが、図からわかるように
ｎ形のソース層17とｐ形のチャネル形成層14とｎ形領域
２とからなるnpn形の寄生トランジスタがこれに含まれ
ているので、この寄生トランジスタが導通するとゲート
電圧を切ってもバイポーラトランジスタを流れる電流が
切れない前述のラッチアップが発生してこのトランジス
タを破壊してしまう。第５図は第４図中のこの寄生トラ
ンジスタ部を拡大して示すもので、図示のようにこの寄
生トランジスタＴはそのコレクタをｎ形領域２に，エミ
ッタをソース層17に，ベースをベース抵抗Rbを介してチ
ャネル形成層14に接続したnpnトランジスタとして示す
ことができる。ゲート12に電圧が掛かりゲート酸化膜11
の下のチャネルChが導通して電子ｅがｎ形領域２に注入
されたとき、前述のように正孔Ｈが逆方向から注入され
て少なくともその一部が図の矢印で示す径路で流れるの
で、寄生トランジスタＴの等価ベース抵抗Rbの両端に電
位差が発生する。。この電位差はとりも直さず寄生トラ
ンジスタＴのベース・エミッタ間電位差になるので、こ
の電位差がある限界値を越えたとき寄生トランジスタＴ
が導通してラッチアップが発生する。なお、電力用電界
効果トランジスタの場合でもこの寄生トランジスタＴは
存在することには変わりがないが、ｐ形領域１が存在し
ないのでこれからの正孔の注入は起こらない。しかしそ
の開閉動作中には、ｐ形のチャネル形成層14とｎ形領域
２とからなるダイオード部における空乏層の拡大，縮少
に伴なってその充電電流による正孔が上と類似の作用を
寄生トランジスタに及ぼし、程度は異なるが同様なラッ
チアップが発生しうる。
このようなラッチアップを防止するには、寄生トランジ
スタＴのもつベース抵抗Rbの値を減少させることにより
正孔電流が流れても寄生トランジスタのベース・エミッ
タ間に電位差が掛からないようにするのが有利であり、
このためにチャネル形成層内のソース層の近傍に低抵抗
層を設ける手段が知られている。これを第３図に示す。
第４図と比較すればわかるように、この改良された絶縁
ゲートバイポーラトランジスタでは、チャネル形成層14
内のソース層17に接した個所にソース層17とは逆導電形
の強いｐ形の低抵抗層16が設けられる。上の説明からわ
かるようにこの低抵抗層16によって寄生トランジスタの
ベース抵抗値が下がり、その正孔電流に対する電流増幅
率が下がるので、これによってラッチアップの発生を有
効に防止できる。
スタＴのもつベース抵抗Rbの値を減少させることにより
正孔電流が流れても寄生トランジスタのベース・エミッ
タ間に電位差が掛からないようにするのが有利であり、
このためにチャネル形成層内のソース層の近傍に低抵抗
層を設ける手段が知られている。これを第３図に示す。
第４図と比較すればわかるように、この改良された絶縁
ゲートバイポーラトランジスタでは、チャネル形成層14
内のソース層17に接した個所にソース層17とは逆導電形
の強いｐ形の低抵抗層16が設けられる。上の説明からわ
かるようにこの低抵抗層16によって寄生トランジスタの
ベース抵抗値が下がり、その正孔電流に対する電流増幅
率が下がるので、これによってラッチアップの発生を有
効に防止できる。
ところが、ラッチアップ防止のための低抵抗層はそのた
めのフォトプロセスが従来より１工程増すほか、その際
のマスク合わせに狂いが生じやすい問題がある。前述の
説明からわかるように、第３図の低抵抗層16の図の左右
方向の幅はできだけ広くした方がラッチアップの防止効
果が高いが、その幅は図の２個のソース層17の左右の外
縁間の幅以内に収まらねばならない。低抵抗層16の幅は
もちろん低抵抗層用のマスクによって決まり充分に正確
に管理できるが、マスク合わせの際に狂いが出て左右い
ずれかにずれると、低抵抗層16の端がそれとは逆導電形
のソース層17の外縁を食み出してしまってチャネルChが
機能しなくなるので不良になってしまう。また、このよ
うに極端に食み出さないまでも、低抵抗層16の位置が正
規位置からずれると、チャネル形成層14をベースとして
図の左右両側に形成されている寄生トランジスタのベー
ス抵抗Rbの値が互いに異なって来ることになり、その一
方の値が必ず正規の値よりも大きくなってしまうので、
低抵抗層を設けたのに所期のラッチアップ防止効果が得
られないことになる。
めのフォトプロセスが従来より１工程増すほか、その際
のマスク合わせに狂いが生じやすい問題がある。前述の
説明からわかるように、第３図の低抵抗層16の図の左右
方向の幅はできだけ広くした方がラッチアップの防止効
果が高いが、その幅は図の２個のソース層17の左右の外
縁間の幅以内に収まらねばならない。低抵抗層16の幅は
もちろん低抵抗層用のマスクによって決まり充分に正確
に管理できるが、マスク合わせの際に狂いが出て左右い
ずれかにずれると、低抵抗層16の端がそれとは逆導電形
のソース層17の外縁を食み出してしまってチャネルChが
機能しなくなるので不良になってしまう。また、このよ
うに極端に食み出さないまでも、低抵抗層16の位置が正
規位置からずれると、チャネル形成層14をベースとして
図の左右両側に形成されている寄生トランジスタのベー
ス抵抗Rbの値が互いに異なって来ることになり、その一
方の値が必ず正規の値よりも大きくなってしまうので、
低抵抗層を設けたのに所期のラッチアップ防止効果が得
られないことになる。
本発明はかかる問題点を解消して、低抵抗層を作り込む
ためにフォトプロセス工程を追加する要がなく、従って
マスク合わせ精度上の問題をなくすことができる電界効
果トランジスタの製造方法を得ることを目的とする。
ためにフォトプロセス工程を追加する要がなく、従って
マスク合わせ精度上の問題をなくすことができる電界効
果トランジスタの製造方法を得ることを目的とする。
本発明は前述のように、一方の導電形の基板からなるド
レイン（ソース）領域と、該領域内に島状に形成された
他方の導電形のチャネル形成層と、該チャネル形成層内
にそのチャネル形成面を残すように島状に形成された一
方の導電形のソース（ドレイン）層と、該ソース（ドレ
イン）層とその外縁以内に重なり該層より深く島状に形
成された他方の導電形の低抵抗層と、チャネル形成層の
チャネル形成面上に配設されたゲートとを備える電界効
果トランジスタの製造方法であって、ゲート材上にマス
ク膜を設け、該マスク膜をマスクとしてサイドエッチン
グ量が所定値になるようにエッチングによりゲートを形
成し、チャネル形成層を前記マスク膜をマスクとして形
成し、低抵抗層を前記マスク膜をマスクとして形成し、
前記マスク膜の除去後にソース（ドレイン）層を前記ゲ
ートをマスクとして形成することにより、上記の目的を
達成するものである。
レイン（ソース）領域と、該領域内に島状に形成された
他方の導電形のチャネル形成層と、該チャネル形成層内
にそのチャネル形成面を残すように島状に形成された一
方の導電形のソース（ドレイン）層と、該ソース（ドレ
イン）層とその外縁以内に重なり該層より深く島状に形
成された他方の導電形の低抵抗層と、チャネル形成層の
チャネル形成面上に配設されたゲートとを備える電界効
果トランジスタの製造方法であって、ゲート材上にマス
ク膜を設け、該マスク膜をマスクとしてサイドエッチン
グ量が所定値になるようにエッチングによりゲートを形
成し、チャネル形成層を前記マスク膜をマスクとして形
成し、低抵抗層を前記マスク膜をマスクとして形成し、
前記マスク膜の除去後にソース（ドレイン）層を前記ゲ
ートをマスクとして形成することにより、上記の目的を
達成するものである。
上記の構成中のマスク膜は基板の全面上に成長させない
しは被着したゲートのフォトエッチング用に元来必要な
ものであって、本発明の場合チャネル形成層の拡散工程
とのつごう上酸化硅素膜とくに低温酸化膜とするのがよ
く、フォトプロセスによってゲートを残すべき部分以外
に窓を明ける。ゲートの形成はこのマスク膜を用いて例
えばドライエッチング法によって行ない、この際サイド
エッチング量が所定値例えば３μｍ前後になるようにエ
ッチングを窓の幅より広く行なう。後の低抵抗層の拡散
工程では、低抵抗層の幅はマスク膜の窓幅により規制さ
れ、薄膜のサイドエッチング量が低抵抗層の端からソー
ス層の外縁までの余裕寸法になる。チャネル形成層の拡
散はマスク膜を用いて例えば不純物をイオン注入法で浅
く打ち込んだ後に熱処理により比較的深く拡散させる。
チャネル形成層の拡散後の低抵抗層とソース層の拡散工
程では、低抵抗層はマスク膜を用いて，ソース層はマス
ク膜の除去後のゲートをマスクとして拡散させる。従っ
て低抵抗層の幅はマスク膜の窓幅によって決まり、ソー
ス層の外縁はこの低抵抗層の左右端よりも上述のサイド
エッチング量の分だけ必ず外側に広げられる。
しは被着したゲートのフォトエッチング用に元来必要な
ものであって、本発明の場合チャネル形成層の拡散工程
とのつごう上酸化硅素膜とくに低温酸化膜とするのがよ
く、フォトプロセスによってゲートを残すべき部分以外
に窓を明ける。ゲートの形成はこのマスク膜を用いて例
えばドライエッチング法によって行ない、この際サイド
エッチング量が所定値例えば３μｍ前後になるようにエ
ッチングを窓の幅より広く行なう。後の低抵抗層の拡散
工程では、低抵抗層の幅はマスク膜の窓幅により規制さ
れ、薄膜のサイドエッチング量が低抵抗層の端からソー
ス層の外縁までの余裕寸法になる。チャネル形成層の拡
散はマスク膜を用いて例えば不純物をイオン注入法で浅
く打ち込んだ後に熱処理により比較的深く拡散させる。
チャネル形成層の拡散後の低抵抗層とソース層の拡散工
程では、低抵抗層はマスク膜を用いて，ソース層はマス
ク膜の除去後のゲートをマスクとして拡散させる。従っ
て低抵抗層の幅はマスク膜の窓幅によって決まり、ソー
ス層の外縁はこの低抵抗層の左右端よりも上述のサイド
エッチング量の分だけ必ず外側に広げられる。
これからわかるように、本発明ではゲートの形成用のマ
スク膜をそのままチャネル形成層を低抵抗層の拡散にマ
スクとして用い、ゲートをソース層の拡散にマスクとし
て用いるので、低抵抗層を設けるために従来のようにフ
ォトプロセス工程数を増やす要がなく、かつ低抵抗層の
端よりソース層の端がゲート形成時のサイドエッチング
量だけ必ず外側に形成されるので、低抵抗層の端がソー
ス層の端を越えてチャネル部に達するおそれがない。ま
た、サイドエッチング量は左右いずれもほぼ均等になる
ので、低抵抗層の中心とソース層の両外縁間の中心は常
にほぼ一致するように自動的に調心され、以上によい所
期の課題が解決される。
スク膜をそのままチャネル形成層を低抵抗層の拡散にマ
スクとして用い、ゲートをソース層の拡散にマスクとし
て用いるので、低抵抗層を設けるために従来のようにフ
ォトプロセス工程数を増やす要がなく、かつ低抵抗層の
端よりソース層の端がゲート形成時のサイドエッチング
量だけ必ず外側に形成されるので、低抵抗層の端がソー
ス層の端を越えてチャネル部に達するおそれがない。ま
た、サイドエッチング量は左右いずれもほぼ均等になる
ので、低抵抗層の中心とソース層の両外縁間の中心は常
にほぼ一致するように自動的に調心され、以上によい所
期の課題が解決される。
以下、図を参照しながら本発明の実施例を説明する。第
１図は本発明による電界効果トランジスタの製造方法の
一実施例をその主な工程ごとに示すものである。図は第
３図の上部の中心付近を示し、従来技術の場合と同等の
部分には同符号が付されている。
１図は本発明による電界効果トランジスタの製造方法の
一実施例をその主な工程ごとに示すものである。図は第
３図の上部の中心付近を示し、従来技術の場合と同等の
部分には同符号が付されている。
第１図（ａ）はゲート酸化膜11の形成とチャネル形成層
14の拡散が終了した状態を示すものである。電界効果ト
ランジスタのドレイン領域基板10は第３図のｎ形領域２
に対応するもので、ふつうはｎ形で固有抵抗が0.01〜0.
02Ωcm程度のものが用いられる。ゲート酸化膜11はその
全面にふつう0.1μｍ程度の厚みに付けられ、その上に
通例のように減圧CVD法によりゲート12用の多結晶シリ
コンが１μｍ程度の厚みに成長され、僅かにイオン注入
することによりその導電率が高められる。本発明の場合
のマスク膜13としては、シランと酸素との混合ガスを用
いる減圧CVD法により330℃程度の低温で成長された低温
酸化膜を用いるのが望ましく、その厚み0.5〜１μｍが
適当である。これに窓12aを明けるには、通常のフォト
レジストを用いるフォトプロセス後に弗酸系の化学的エ
ッチングによって窓部分の酸化硅素を取り除く。多結晶
シリコン膜のエッチングによるゲート12の形成は、この
低温酸化膜をマスクとして例えば四弗化炭素ガス中のド
ライエッチング法により行ない、エッチング時間を選択
することによりゲート12の端から突出する低温酸化膜13
のひさしが例えば３μｍ程度の長さになるようにサイド
エッチングする。
14の拡散が終了した状態を示すものである。電界効果ト
ランジスタのドレイン領域基板10は第３図のｎ形領域２
に対応するもので、ふつうはｎ形で固有抵抗が0.01〜0.
02Ωcm程度のものが用いられる。ゲート酸化膜11はその
全面にふつう0.1μｍ程度の厚みに付けられ、その上に
通例のように減圧CVD法によりゲート12用の多結晶シリ
コンが１μｍ程度の厚みに成長され、僅かにイオン注入
することによりその導電率が高められる。本発明の場合
のマスク膜13としては、シランと酸素との混合ガスを用
いる減圧CVD法により330℃程度の低温で成長された低温
酸化膜を用いるのが望ましく、その厚み0.5〜１μｍが
適当である。これに窓12aを明けるには、通常のフォト
レジストを用いるフォトプロセス後に弗酸系の化学的エ
ッチングによって窓部分の酸化硅素を取り除く。多結晶
シリコン膜のエッチングによるゲート12の形成は、この
低温酸化膜をマスクとして例えば四弗化炭素ガス中のド
ライエッチング法により行ない、エッチング時間を選択
することによりゲート12の端から突出する低温酸化膜13
のひさしが例えば３μｍ程度の長さになるようにサイド
エッチングする。
以上でゲート12の形成が終わるので、ついでｐ形のチャ
ネル形成層14を拡散するために低温酸化膜13をマスクと
してイオン注入法によりボロンを1013〜1014原子／cm2
程度のドーズ量で基板10の表面に図で14aで示すように
ごく浅く打ち込む。これに対する熱処理は例えば1150
℃,25時間の条件でボロンが12〜13μｍの深さまで拡散
するように行ない、これによりチャネル形成層14を図示
のように基板内に島状に作り込む。この熱処理によって
チャネル形成層14はゲート12の下側に入り込むように幅
が拡大され、このゲート下部分がそのチャネル形成面と
なる。
ネル形成層14を拡散するために低温酸化膜13をマスクと
してイオン注入法によりボロンを1013〜1014原子／cm2
程度のドーズ量で基板10の表面に図で14aで示すように
ごく浅く打ち込む。これに対する熱処理は例えば1150
℃,25時間の条件でボロンが12〜13μｍの深さまで拡散
するように行ない、これによりチャネル形成層14を図示
のように基板内に島状に作り込む。この熱処理によって
チャネル形成層14はゲート12の下側に入り込むように幅
が拡大され、このゲート下部分がそのチャネル形成面と
なる。
第１図（ｂ）はｐ形の低抵抗層16用のボロンのイオン注
入工程を示すもので、低温酸化膜13を再びマスクとして
２×1015原子／cm2程度のドーズ量でボロンをチャネル
形成層14の表面に図で16aで示すように打ち込む。この
工程で低温酸化膜13の役目が終わるので、ドライエッチ
ング法により低温酸化膜13を除去した上で、打ち込んだ
ボロンを熱処理により拡散させることなく次の工程に入
れる。
入工程を示すもので、低温酸化膜13を再びマスクとして
２×1015原子／cm2程度のドーズ量でボロンをチャネル
形成層14の表面に図で16aで示すように打ち込む。この
工程で低温酸化膜13の役目が終わるので、ドライエッチ
ング法により低温酸化膜13を除去した上で、打ち込んだ
ボロンを熱処理により拡散させることなく次の工程に入
れる。
第１図（ｃ）はソース層17用のイオン注入工程で、この
ためのｎ形の不純物としては砒素を用いるのがよい。し
かし、この実施例ではソース層17を第３図に示すように
左右１対設けるので、イオン注入に入る前に従来と同様
に両ソース層の分離用のレジスト膜15をチャネル形成層
14の表面の中央に付ける。このレジスタ膜15は例えばそ
の厚みを３μｍ程度，幅を10〜20μｍとし、もちろんフ
ォトプロセスがこのために必要であるが、そのマスク合
わせにはそれほど厳密性を要しない。砒素のイオン注入
はこのレジスト膜15とゲート12をマスクとして５×1015
原子／cm2程度のドーズ量で行なう。これによってチャ
ネル形成層14の表面には前に打ち込まれたボロン16aと
今回打ち込まれた砒素17aとが共存することになる。レ
ジスト膜15はイオン注入工程後に除去される。
ためのｎ形の不純物としては砒素を用いるのがよい。し
かし、この実施例ではソース層17を第３図に示すように
左右１対設けるので、イオン注入に入る前に従来と同様
に両ソース層の分離用のレジスト膜15をチャネル形成層
14の表面の中央に付ける。このレジスタ膜15は例えばそ
の厚みを３μｍ程度，幅を10〜20μｍとし、もちろんフ
ォトプロセスがこのために必要であるが、そのマスク合
わせにはそれほど厳密性を要しない。砒素のイオン注入
はこのレジスト膜15とゲート12をマスクとして５×1015
原子／cm2程度のドーズ量で行なう。これによってチャ
ネル形成層14の表面には前に打ち込まれたボロン16aと
今回打ち込まれた砒素17aとが共存することになる。レ
ジスト膜15はイオン注入工程後に除去される。
第１図（ｄ）は熱処理によりボロンと砒素を同時拡散さ
せて低抵抗層16とソース層17とをチャネル形成層14内に
作り込んだ状態を示す。熱処理は例えば1000℃,10分の
条件でよく、ボロンと砒素の拡散速度がかなり違うの
で、これによって低抵抗層16の深さは１μｍ程度，ソー
ス層17の深さは0.1〜0.2μｍとなる。また、ソース層17
用の砒素の打ち込み幅が低抵抗層16用のボロンの打ち込
み幅よりも片方について前述のサイドエッチング量違う
ので、上の程度に両層の拡散深さが異なっても、低抵抗
層16の幅が２個のソース層の外縁間の幅よりも広くなる
ことはない。これによって、図示のように左右のソース
層17はチャネル形成層14内の表面にそれぞれ島状に作り
込まれ、低抵抗層16はソース層とその外線以内に重な
り、かつそれよりも深く島状に作り込まれる。
せて低抵抗層16とソース層17とをチャネル形成層14内に
作り込んだ状態を示す。熱処理は例えば1000℃,10分の
条件でよく、ボロンと砒素の拡散速度がかなり違うの
で、これによって低抵抗層16の深さは１μｍ程度，ソー
ス層17の深さは0.1〜0.2μｍとなる。また、ソース層17
用の砒素の打ち込み幅が低抵抗層16用のボロンの打ち込
み幅よりも片方について前述のサイドエッチング量違う
ので、上の程度に両層の拡散深さが異なっても、低抵抗
層16の幅が２個のソース層の外縁間の幅よりも広くなる
ことはない。これによって、図示のように左右のソース
層17はチャネル形成層14内の表面にそれぞれ島状に作り
込まれ、低抵抗層16はソース層とその外線以内に重な
り、かつそれよりも深く島状に作り込まれる。
以上で本発明方法の要部が終了するが、第１図（ｅ）は
燐ガラス膜18の形成とその上への電極膜21,22の被膜が
終わった状態を示すものである。ソース端子と接続され
る電極膜21は、絶縁ゲートバイポーラトランジスタや電
力用電界効果トランジスタの場合、図示のように低抵抗
層16とソース層17とを表面で短絡するように被着され
る。
燐ガラス膜18の形成とその上への電極膜21,22の被膜が
終わった状態を示すものである。ソース端子と接続され
る電極膜21は、絶縁ゲートバイポーラトランジスタや電
力用電界効果トランジスタの場合、図示のように低抵抗
層16とソース層17とを表面で短絡するように被着され
る。
第２図はソース層17の態様が第１図と異なる実施例を完
成後の状態で示すものである。この実施例の場合、第１
図（ｃ）のイオン注入前にレジスト膜15を設けることは
不要で、ソース層17用の砒素はゲート12をマスクとして
基板の露出面全体に打ち込まれる。従って、低抵抗層16
とソース層17とは単純な重ね合わせ構造となり、そのか
わりにソース端子用の電極膜21は基板10の表面に堀り込
まれた穴10aを介して低抵抗層16ないしはチャネル形成
層14と導電接触され、これによって両層16,17が短絡さ
れる。
成後の状態で示すものである。この実施例の場合、第１
図（ｃ）のイオン注入前にレジスト膜15を設けることは
不要で、ソース層17用の砒素はゲート12をマスクとして
基板の露出面全体に打ち込まれる。従って、低抵抗層16
とソース層17とは単純な重ね合わせ構造となり、そのか
わりにソース端子用の電極膜21は基板10の表面に堀り込
まれた穴10aを介して低抵抗層16ないしはチャネル形成
層14と導電接触され、これによって両層16,17が短絡さ
れる。
以上説明した実施例に限らず、本発明は種々の態様で実
施することができる。各工程条件は場合に応じて適宜に
選択すべきものであり、また各半導体層や領域の導電形
も入れ換えることが可能である。また、この導電形に応
じて電界効果トランジスタを構成するソースとドレイン
とを相互に入れ換えることが可能である。
施することができる。各工程条件は場合に応じて適宜に
選択すべきものであり、また各半導体層や領域の導電形
も入れ換えることが可能である。また、この導電形に応
じて電界効果トランジスタを構成するソースとドレイン
とを相互に入れ換えることが可能である。
以上のように本発明においては、ゲート材上に設けたマ
スク膜を基準にゲートを形成した上で、チャネル形成層
と低抵抗層との拡散はマスク膜を基準に，ソース層の拡
散はゲートを基準にそれぞれ行なうようにしたので、マ
スク膜の窓幅を一旦フォトプロセスによって決めてしま
えば他の要素の寸法や相互関係位置はすべてセルファラ
イニングされ、低抵抗層を設けるためにフォトプロセス
工程を追加する要がなくなり、しかもソース層に対する
低抵抗層の関係位置を従来より正確に管理することがで
きる。これにより絶縁ゲートバイポーラトランジスタや
電力用電界効果トランジスタのように内部に寄生トラン
ジスタが不可避的に組み込まれてしまう半導体装置に寄
生トランジスタの電流増幅率を下げるための低抵抗層を
簡単な工程で正確に作り込むことが可能になりそのラッ
チアップ耐量を向上することができる。
スク膜を基準にゲートを形成した上で、チャネル形成層
と低抵抗層との拡散はマスク膜を基準に，ソース層の拡
散はゲートを基準にそれぞれ行なうようにしたので、マ
スク膜の窓幅を一旦フォトプロセスによって決めてしま
えば他の要素の寸法や相互関係位置はすべてセルファラ
イニングされ、低抵抗層を設けるためにフォトプロセス
工程を追加する要がなくなり、しかもソース層に対する
低抵抗層の関係位置を従来より正確に管理することがで
きる。これにより絶縁ゲートバイポーラトランジスタや
電力用電界効果トランジスタのように内部に寄生トラン
ジスタが不可避的に組み込まれてしまう半導体装置に寄
生トランジスタの電流増幅率を下げるための低抵抗層を
簡単な工程で正確に作り込むことが可能になりそのラッ
チアップ耐量を向上することができる。
第１図から第３図までが本発明に関し、第１図は本発明
による電界効果トランジスタの製造方法の一実施例をそ
の主な工程ごとに示す電界効果トランジスタの要部の拡
大断面図、第２図は本発明の異なる実施例を完成後の状
態で示す電界効果トランジスタの要部の拡大断面図、第
３図は本発明の適用対象例としての低抵抗層が組み込ま
れた絶縁ゲートバイポーラトランジスタの縦断面図であ
る。第４図はラッチアップ防止手段を有しない絶縁ゲー
トバイポーラトランジスタの縦断面図、第５図はラッチ
アップ現象を説明する要部の拡大模式図である。図にお
いて、 1:基板のｐ形領域、2:基板のｎ形領域、10:基板、11:ゲ
ート酸化膜、12:ゲート、13:マスク膜ないしは低温酸化
膜、14:チャネル形成層、15:レジスト膜、16:低抵抗
層、17:ソース層、18:燐ガラス膜、21〜23:電極膜、C:
コレクタ端子、Ch:チャネル、D:ドレイン端子、E:エミ
ッタ端子、e:電子、G:ゲート端子、H:正孔、Rb:寄生ト
ランジスタのべース抵抗、S:ソース端子、T:寄生トラン
ジスタ、である。
による電界効果トランジスタの製造方法の一実施例をそ
の主な工程ごとに示す電界効果トランジスタの要部の拡
大断面図、第２図は本発明の異なる実施例を完成後の状
態で示す電界効果トランジスタの要部の拡大断面図、第
３図は本発明の適用対象例としての低抵抗層が組み込ま
れた絶縁ゲートバイポーラトランジスタの縦断面図であ
る。第４図はラッチアップ防止手段を有しない絶縁ゲー
トバイポーラトランジスタの縦断面図、第５図はラッチ
アップ現象を説明する要部の拡大模式図である。図にお
いて、 1:基板のｐ形領域、2:基板のｎ形領域、10:基板、11:ゲ
ート酸化膜、12:ゲート、13:マスク膜ないしは低温酸化
膜、14:チャネル形成層、15:レジスト膜、16:低抵抗
層、17:ソース層、18:燐ガラス膜、21〜23:電極膜、C:
コレクタ端子、Ch:チャネル、D:ドレイン端子、E:エミ
ッタ端子、e:電子、G:ゲート端子、H:正孔、Rb:寄生ト
ランジスタのべース抵抗、S:ソース端子、T:寄生トラン
ジスタ、である。
Claims (5)
- 【請求項１】一方の導電形の基板からなるドレイン（ソ
ース）領域と、該領域内に島状に形成された他方の導電
形のチャネル形成層と、該チャネル形成層内にそのチャ
ネル形成面を残すように島状に形成された一方の導電形
のソース（ドレイン）層と、該ソース（ドレイン）層と
その外縁以内に重なり該層より深く島状に形成された他
方の導電形の低抵抗層と、チャネル形成層のチャネル形
成面上に配設されたゲートとを備える電界効果トランジ
スタの製造方法であって、ゲート材上にマスク膜を設
け、該マスク膜をマスクとしてサイドエッチング量が所
定値になるようにエッチングによりゲートを形成し、チ
ャネル形成層を前記マスク膜をマスクとして形成し、低
抵抗層を前記マスク膜をマスクとして形成し、前記マス
ク膜の除去後にソース（ドレイン）層を前記ゲートをマ
スクとして形成することを特徴とする電界効果トランジ
スタの製造方法。 - 【請求項２】特許請求の範囲第１項記載の方法におい
て、前記マスク膜が酸化珪素膜であることを特徴とする
電界効果トランジスタの製造方法。 - 【請求項３】特許請求の範囲第１項記載の方法におい
て、前記各層の形成が不純物のイオン注入とその熱処理
との組み合わせでなされることを特徴とする電界効果ト
ランジスタの製造方法。 - 【請求項４】特許請求の範囲第３項記載の方法におい
て、前記低抵抗層とソース（ドレイン）層との形成中の
熱処理が両層に対して同時になされることを特徴とする
電界効果トランジスタの製造方法。 - 【請求項５】特許請求の範囲第１項記載の方法におい
て、電界効果トランジスタが絶縁ゲートバイポーラトラ
ンジスタに組み込まれたことを特徴とする電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62196917A JPH0734469B2 (ja) | 1987-08-06 | 1987-08-06 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62196917A JPH0734469B2 (ja) | 1987-08-06 | 1987-08-06 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6439774A JPS6439774A (en) | 1989-02-10 |
| JPH0734469B2 true JPH0734469B2 (ja) | 1995-04-12 |
Family
ID=16365812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62196917A Expired - Lifetime JPH0734469B2 (ja) | 1987-08-06 | 1987-08-06 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734469B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268586A (en) * | 1992-02-25 | 1993-12-07 | North American Philips Corporation | Vertical power MOS device with increased ruggedness and method of fabrication |
| US5405794A (en) * | 1994-06-14 | 1995-04-11 | Philips Electronics North America Corporation | Method of producing VDMOS device of increased power density |
| CN204067367U (zh) | 2014-06-09 | 2014-12-31 | 英飞凌科技股份有限公司 | 功率半导体器件 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60186068A (ja) * | 1985-01-31 | 1985-09-21 | Hitachi Ltd | 絶縁ゲート電界効果トランジスタ |
| JPS61278167A (ja) * | 1985-06-04 | 1986-12-09 | Tdk Corp | 縦形半導体装置及びその製造方法 |
-
1987
- 1987-08-06 JP JP62196917A patent/JPH0734469B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6439774A (en) | 1989-02-10 |
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