JPS6026329B2 - アナログ・デジタル変換器 - Google Patents

Description

【発明の詳細な説明】 本発明はアナログーデジタル変換器に関するものである
。

かかる変換器は既知であ、アナログ信号の値をデジタル
符号に変換する作用をする。アナログーデジタル変換器
は例えば、雑誌‘‘ｍＥＥジヤーナル・オブ・ソリツド
ステート・サーキュィット”第ＳＣ−１畔萱第６号（１
９７３王１２自発行）の第３２９〜３９６頁に“ア・モ
ノリシック・ボルテツジ・コンピュータ・アレイ・フオ
ア・Ａ／Ｄコンバーターズと題して記載されてる。

この変換器は多数の比較器を有し、これら比較器の非反
転入力端子のすでてに信号電圧を与え、反転入力端子の
各々に互に異なる基準電圧を与え、これらの基準電圧を
識別すべき入力信号レベルに対応させている。かかる既
知の変換器の場合、一般に極めて小さな電圧範囲しか得
られず、しかも多くの異なる電圧レベルを識別する必要
がある為、比較器を、電圧利得が可成り高くしかも偏差
が小さいものとする必要がある。

これが為、（前記の分献の第３図からも明らかなように
）比較器が可成り複雑となり、比較器の電力消費量が比
較的多くなり、比較器が集積回路において占める面積が
多くなるというクく点がある。本発明の目的は、極めて
簡単に構成でき、信号電流を処理するのに適したアナロ
グーデジタル変換器を提供せんとするにある。

本発明は、直列接続された複数個の回路段を具え、アナ
ログ入力信号をデジタル的に符号化した出力信号に変換
するアナログーデジタル変器であって、各回路段は、第
１の回路段に対しアナログ入力信号に相当する第１電流
が供給される第１入力端子と、基準電流が供給される第
２入力端子と、これら第１電流および基準電流間の差を
決定する第１手段と、この差が与えられる共通後続点を
有する転送手段と、この共通接続点と当該回路段の出力
端子との間に設けられ、前記の差が正である場合にこの
差に比例する電流を、次の回路段の第１入力端子に結合
されている前記の出力端子に転送する第１電流通路と、
前記の共通接続点と第２回路点とのに設けられ、前記の
差が負の場合にこの差をこの第２の回路点に転送する２
電流通路と、検出出力端子を有しており、前記の差の極
性を検出する検出手段とを具えており、デジタル的に符
号化した出力信号が複数個の回路段の検出出力端子から
取出されるようにしたアナログーデジタル変換器におい
て、前記の第２の回路点を、前記の差が負の場合この差
取出す電流シンクとし、第１電流通路は第１半導体素子
を有し、第２電流通路は第２半導体素子を有し、これら
第１および第２半導体素子の各々は順方向および逆方向
の通方向を有し、これら第１および第２半導体素子の順
方向の導通向が前記の共通援線点から見て互いに反対方
向となっており、前記の共通接続点から見て一方の半導
体素子の日頃方向のインピーダンスが他方の半導体素子
の逆方向のインピーダンスに比べて低くなっており、各
回路段は２つの半導体素子の一方のみが順方向にバイア
スされるようにこれら２つの半導体素子をバイアスする
バイアス手段を具えているおとを特徴とする。

図面につき本発明を説明する。

第１図は本発明によるアナログーデジタル変換器の一例
を示すブロック図である。

第１図はには４個の回路段Ｓ１，Ｓ２，Ｓ３およびＳ４
のみを示すも、この個数は更に多くすることができる。
これら回路段は第１入力端子１１，２１，３１および４
１をそれぞれ有し、第２入力端子１２，２２，３２およ
び４２をそれぞれ有し、出力端子１３，２３，３３およ
び４３をそれぞれ有し、検出出力端子１４，２４，３４
および４４をそれぞれ有する。回路段Ｓ２，Ｓ３および
Ｓ４の第１入力端子２１，３１および４１はそれぞれ前
段の回路毅Ｓ１，Ｓ２およびＳ３の出力端子１３，２３
および３３に接続する。回路段ＳＩ，Ｓ２，Ｓ３および
Ｓ４の第２入力端子１２，２２，３２および４２には電
源子Ｃ，．，Ｃ２．，Ｃ３，およびＣ４・によって基準
電流をそれぞれ供孫合する。これらの電流源は第１図に
示すように電流ｌｒを供給する。しかし、例えばアナロ
グーデジタル変換器が特定の感度特性曲線を呈するよう
にする為に、第２入力端子１２，２２，３２および４２
に互に異なる電流を供給するようにすることもできる。
アナログ入力信号は第１回路段ＳＩの第１入力端子１
１に電流ｌａとして供給される。ｌａがｌｒよりも大き
い場合、各回路段に対し出力電流ｌｄがｌａ−ｌｒに等
しくなるものとすると、アナログーデジタル変換器が得
られる。

この場合電流ｌｒを、残り（残存値）がこの電流ｌｒよ
りも４・さくなるまで信号ｌａから減算する。この場合
電流ｌｒを入力電流ｌａから減算しうる回数がこの入力
電流ｌａの大きさの目安となる。この目安は他の処理の
為に例えば２進符号で得られるようにする必要がある。
この目的の為に回路段Ｓ１，Ｓ２，Ｓ３およびＳ４に検
出出力端子１４，２４，３４および４４をそれぞれ設け
る。これらの検出出力端子に得られる信号は出力端子１
３，２３，３３および４３にそれぞれ電流が流れるかど
うかを、すなわち第１および第２入力端子における電流
間の差の極性を表わす。必ずしもこの入力電流の差をあ
る回路段から次の回路段に伝達する必要はない。例えば
この入力電流の差の倍数値或は分数値を伝達して感度特
性曲線を変えることもできる。第２図は本発明によるア
ナログーデジタル変換器の回路段の１つを示す。

この回路段は、入力端子１および２における電流間の差
（ｌａ−ｌｒ）を決定しこの差電流を共通接続点５に供
給する差電流形成装置６を具える。この接続点５から、
順方向および逆方向の導通万向を有する素子７を経て出
力端子３に至る第１電流通路を形成する。第１図におい
ては順方向を矢印で示す。順方向は反対の方向に向ける
こともできるが、電流ｌａが亀薪包ｒよりも大きい場合
に常に（正の）叢電流が第１電流通路を経て流れうるよ
うな方向にする必要がある。また接続点５から見て素子
７の順万向および逆方向とは反対方向の瓶方向および逆
方向を有する素子８を介して接箱益点５から流シンク９
に至る２電流通路を形成する。この電流シンク９は（負
の）差電流ｌａ−ｌｒを吸収する素子である。差電流ｌ
ａ−ｌｒが適正な電流通路を流れるようにする為には、
接続点５から見た一方の電流通路の順方向におけるイン
ピーダンスが他方の電流遍路の逆方向におけるインピー
ダンスに対し常に比較的低くなるようにする必要がある
。第２図の回路段は更にバイアス回路１０を有し、この
バイアス回路１０により、２つの素子７および８が同時
に順方向バイアスされないようにこれら２つの素子７お
よび８をバイアスする。

このようにすることは、素子７および８を介して出力端
子３と電流シンク９との間に電流が流れるのを防止する
為に特に必要なことである。更に、第２図の回路段は論
理信号を得る為に差電新訂ａ−ｌｒの極性を決定する検
出装置１１を有する。この極性の決定は、破線矢印で示
すように素子７，８或は９における電流を検出すること
のより行なうことができる。第３図は第２図による回路
段の具体的一実施例を示す。

電流ｌｒおよびｌａ間の差電流を得てこの差電流を接続
点５に供給する為に、この回路段では最も簡単な手段、
すなわち噂弱五ｒおよびｌａを互に逆極性として接続点
５に供給する手段を用いた。接続点５はｎｐｎトランジ
スタＴＩのェミッターコレクタ通路を経て出力端子３に
接続する。これが為このトランジスタＴＩは素子７を構
成する。接続点５は更にｐｎｐトランジスタＴ２のェミ
ッターコレクタ通路を経て電流シンク９に接続する。従
ってこのトランジスタＴ２は素子８を構成する。差電流
ｌａ−ｌｒの性を表わす信号を得る為にトランジスタＴ
２のコレクタを検出出力端子４に接続する。電流シンク
９を例えば陰極が基準電位点に接続されたダイオードす
る場合には、このダイオードを他のトランジスタのベー
スーェミッタ接合により分路することにより、トランジ
スタＴ２を流れる電流を検出することができる。トラン
ジスタＴＩおよびＴ２が同時に導適するのを防止するに
、トランジスタＴＩおよびＴ２のベース間にバイアス回
路１０を設ける。

このバイアス回路１０のバイアスを適当に定めてトラン
ジスタＴ２のベースにおける電圧がトランジスタＴＩの
ベースにおける電圧よりも例えば０．３Ｖだけ高くなる
ようにすれば、これら２つのトランジスタＴＩおよびＴ
２は決して同時に導通しえない。トランジスタＴＩおよ
びＴ２のベースを直接相互接続することによっても上述
したのと同じ効果を得ることができる。各回路段の接続
点５は前段の回路段の出力端子３に接続される為、順次
の回路段のベースバイアス電圧は順次に例えばＩＶだけ
高くし、トランジスタＴＩが充分に高いコレクターェミ
ッタ電圧を有するようにする必要がある。これが為、こ
れらトランジス外ま基底状態（飽和導適状態）とならず
、コレクタ電流が常にェミッタ電流にほぼ等しくなる。
電流ｌａが電流ｌｒよりも大きい場合には、差電流はト
ランジスタＴＩのェミツターコレクタ通路を経て出力端
子３に、従って次の回路段に流れる。

この場合、トランジスタＴ２は逆バイアスされ、この状
態をトランジスタＴ２のコレクタで検出しうる。電流ｌ
ａが露薪紅ｒよりも小さい場合には、差電流はトランジ
スタＴ２のコレクターェミツタ通路を経て電流シンク９
に流れる。この状態もトランジスタＴ２のコレクタで検
出しうる。他の検出手段は例えばトランジスタＴＩ或は
Ｔ２のベースーェミツタ電圧を測定することである。ト
ランジスタＴＩのコレクタ電流およびェミツタ電流を最
適に等しくする為には、トランジスタＴＩの電流利得率
を充分高くする必要がある。

まトランジスタＴＩをダーリントン接続した２つのトラ
ンジスタと層換えることもできる。上述したように電流
を最適に等しくする他の手段はトランジスタＴＩを絶縁
ゲート電界効果トランジスタと畳換えることである。こ
の手段を第４図に示す。第４図においてＴＩが上述した
電界効果トランジスタであり、その主電流通路が出力端
子３と接続点５との間に存在する。この第４図の回略は
トランジスタＴ２およびＴＩのバイアス手段を除いて第
３図の回路と全く同じである。トランジスタＴＩの順方
向はゲートのバイアス電圧に依存する。

バイアス回路１０から得られるこのバイアス電圧は、ト
ランジスタＴ２が遮断状態にある際に、接続点５に接続
されたトランジスタＴＩの主電極がソース電極として作
用するような値とする必要がある。更にこのバイアス電
圧はトランジスタＴ２およびＴＩが同時に導通しえない
ような値とする必要がある。第４図に示すようにトラン
ジスタＴ２のベースを接地する場合には、大地に対する
バイアス回路１０の電圧を例えばトランジスタＴＩの限
界電圧に等しくすることにより上述した２つの条件が満
足される。絶縁ゲート電界効果トランジスタを用いた場
合、ドレィンおよびソース電極における流が互に等いと
いう状態はドレイン電極（出力端子３に俵鏡された電極
）における鰭圧によって影響されない為、第３図の回路
に課した条件は必要ない。

これが為、すべての回路段のトランジスタＴＩのゲート
電極を同一のバイアス回路１０‘こ接続することができ
、すべてのトランジスタＴ２のベース鰭極を接地するこ
とができる。素子８および素子７は必ずしもトランジス
タとする必要がない。

例えばトランジスタＴ２と電流シンク９とを１個のダイ
オードと贋換え、このダイオードの陰極（すべての素子
が上述た場合なる導電型であり、入力電流ｌａおよびｌ
ｒの方向が逆の場合には陽極）を基準電位点、例えば大
地に接続するようにすることができる。この場合、この
ダイオードを他のトランジスタのベースーェミツタ接合
によって分離することにより検出を行なうことができる
。第５図は素子７をダイオードＤＩ１，Ｄ２１，Ｄ３１
およびＤ４１とした例を示す。

この第５図には本発明によるアナログーデジタル変換器
の最初の２つの回路段Ｓ１，Ｓ２，Ｓ３およびＳ４のみ
を示す。回路段Ｓ２，Ｓ３およびＳ４の入力端子２１，
３１および４１は回路段Ｓ１，Ｓ２およびＳ３の出力端
子１３，２３および３３にそれぞれ接続する。アナログ
信号ｌａは回路段ＳＩの入力端子１１に供Ｖ給し、電流
ｌｒはすべての第２入力端子１２，２２，３２および４
２に供Ｖ給する。回路段の共通接続点１５，２５，３５
および４５はダイオードＯｉｌ，Ｄ２１，Ｄ３１および
Ｄ４１をそれぞれ経て出力端子１３，２３，３３および
４３にそれぞれ接続する。またこれら接続点１５，２５
，３５および４５はｎｐｎトランジスタＴ１２，Ｔ２２
，Ｔ３２およびＴ４２のベースにそれぞれ接続して２電
流通路を形成する。これらトランジスタの各々には２個
のコレクタＫＩおよびＫ２を設ける。これらトランジス
タＴ１２，Ｔ２２，Ｔ３２およびＴ４２のコレクタＫＩ
はダイオード０１２，Ｄ２２，Ｄ３２およびＤ４２をそ
れぞれ経てこれらトランジスタＴ１２，Ｔ２２，Ｔ３２
およびＴ４２のベースにそれぞれ接続する。これが為、
これらトランジスタはベース電極で電流駆動する場合に
ターン・オンし、短絡回路として作用する。ダイオード
はショットキー型とし、トランジスタＴ１２，Ｔ２２，
Ｔ３２およびＴ４２が基底状態となりえないようにする
のが好適である。この場合差電流は大地へ吸収される。
これらトランジスタのこの導適状態は例えば第２コレク
タＫ２で検出することができる。これら第２のコレク外
ま例えば論理回路のゲートに直接接続することができる
。入力電流ｌａが基準電流ｌｒよりも小さい場合には、
差電流ｌａ−ｌｒはトランジスタＴ１２のベースに流れ
、このトランジスタを導通させる。

この場合回路段ＳＩの出力端子１３には電流が流れない
。これが為他のすべての回路段におけるトランジスタＴ
２２，Ｔ３２およびＴ４２は導適する。すべてのトラン
ジスタＴ１２，Ｔ２２，Ｔ３２およびＴ４のェミッタは
同じ電位にある点（第５図では接地点）に接続されてい
る為、すべての接続点１５，２５，３５および４５にお
ける電位は互に等しくなり、ダイオードＤＩ１，Ｄ２１
，Ｄ３１およびＤ４１はいずれも導通しえない。これが
為、適正なバイアス電圧が自動的に得られる。電流ｌａ
が電流ｌｒよりも大きく、この電流ｌｒの２倍よりも小
さい場合には、差電流ｌａ−ｌｒ‘ま回路段ＳＩのダイ
オードＤＩＩを経て流れる。回路段Ｓ２の接続点２５は
この回路段のトランジスタＴ２２のベース電位に等しい
電位を有する為、回路段ＳＩのトランジスタＴ１２のベ
ースにおける電位は１つのダイオードの電圧降下分だけ
４・さくなり、回路段ＳＩのトランジスタＴ１２は導通
しえない。これが為この場合も適正なバイアス電圧が自
動的に得られる。電流ｌａが値２１ｒを越える場合には
、回路段Ｓ２のトランジスタＴ２２も遮断する。従って
トランジスタＴ１２，Ｔ２２，Ｔ３２およびＴ４２のう
ち、遮断しているトランジスタの個数が信号電流ｌａの
値の目安となる。例えば９個の回路段を直列に接続し、
電流ｌｒが０．１１ａ凧ｘ（ここにｌａｍａｘはアナロ
グーデジタル変換器のレンジとする）に等しいものとす
ると、流ｌａは、この電流ｌａのアナログ値の１桁目の
十進数を表わすデジタル信号に変換される。かし実際に
は、１桁の十進数では一般に不充分である。より多くの
桁の十進数を再生しうるようにする為に、数個のアナロ
グーデジタル変換器を直列に接続する必要がある。これ
らの変換器には入力信号電流として各々の前段の変換器
の入力信号電流から同じく各々の前段の変器の基準電流
ｌｒのｎ倍（ここにｎは各々の前段の変換器における遮
断しているトランジス夕（Ｔ１２，Ｔ２２，Ｔ３２およ
びＴ４２）の個数である）を減じた流を常に供給する必
要がある。これが為に、前段の変換器の基準電流ｌｒの
１／１０を基準電流としてこの前段の変器の次の変換器
の第２入力端子に常に供給する必要がある。電流ｌａの
多くの桁の十進数を変換しうるようにする為に織算た残
りの電流を出力端子から取出す必要がある。第５図の変
器では、回路段Ｓ１，Ｓ２，Ｓ３，Ｓ４のトランジスタ
Ｔ１２，Ｔ２２，Ｔ３２，Ｔ４２のコレクタＫ１を、基
準鷺薪包ｒに等しい電流を生じる電流源ＣＩ２，Ｃ２２
，Ｃ３２，Ｃ４２に接続するとともにダイオード○１２
，Ｄ２２，Ｄ３２，Ｄ４２を経て接続点８０に接続する
ことにより上述した減算した残りの電流を出力端子から
取出しうるようにする。鰭流源Ｃ１２，Ｃ２２，Ｃ３２
，Ｃ４２から見たこれらのダイオードの順方向はトラン
ジスタＴ１２，Ｔ２２，Ｔ３２およびＴ４２の瓶方向と
常に逆方向にする。入力電流岬ま接続点８０‘こも供給
し、この供給は例えば流分割回路によって行なうことが
できる。接続点８０は更にｎｐｎトランジスタＴ４のェ
ミッタにも接続し、このトランジスタのコレクタを接続
点９０に接続し、ベースを基準電圧Ｖｒｅｆの点に接続
する。あるトランジスタＴ１２，Ｔ２２，Ｔ３２，Ｔ４
２が導適すると、対応する電流源ＣＩ２，Ｃ２２，Ｃ３
２，Ｃ４２からの電流ｌｒは導通したトランジスタを経
て流れ、対応するダイオード○１３，Ｄ２３，Ｄ３３，
Ｄ４３の陽極における電圧がほぼ零ボルトとなる。

基準電圧Ｖｒｄを充分高く、例えばＩＶをすると、対応
するダイオードＤ１３，Ｄ２３，Ｄ３３，Ｄ４３が逆バ
イアスされる。かしトランジスタ１２，Ｔ２２，Ｔ３２
，Ｔ４２が非導通の場合には、流ｌｒは対応する電流源
ＣＩ２，Ｃ２２，Ｃ３２，Ｃ４２から対応するダイオー
ド０１３，Ｄ２３，Ｄ３３，Ｄ４３を経て接続点８０に
流れる。これが為、トランジスタＴ４のヱミツタ電流は
常にｌａ−ｌｒ（ここにｎは遮断しているトランジスタ
（Ｔ１２，Ｔ２２，Ｔ３２，Ｔ４２）の個数である）と
なり、従って所望の残りの電流を接続点８０から取出す
ことができる。第６図パルス符号変調（ＰＣＭ）用に設
計した本発明アナログーデジタル変換器の一例を示す。

この第６図には必要とする８個の回路段のうち４個の回
路段Ｓ１，Ｓ２，Ｓ３およびＳ４のみを示す。図示して
いない回路段は回路段Ｓ２，Ｓ３およびＳ４と同じであ
る。回路段ＳＩにおいては共通接続点１５をダイオード
ＤＩ Ｉの極−陽極通路を経て出力端子１３に接続し、
この世力端子１３を回路段Ｓ２の入力端子２１に接続し
、前記の接続点１５はトランジスタＴ１２のベースにも
接続し、このトランジスタ１２のェミッ外ま固定電圧点
、本例では大地に接続し、コレクタは検出出力端子１４
に接続する。

接続点１５は更に電流源ＣＩＩによって基準電流ｌｒが
供ｖ給される入力端子１２と、入力電流ｌｒが供給され
ると入力端子１１とに接続する。他の回路段Ｓ２，Ｓ３
，Ｓ４と図示していない後の４つの回路段とは互に同一
の回路設計とする。

これらの回路段には出力電流を半分にする電流分割回路
を設ける。例えば回路段Ｓ２において共通接続点２５と
出力端子２３とのに設けたダイオードＤ２１を、トラン
ジスタＴ２３のベースこのダイオードの陽極に接続しェ
ミツタをこのダイオードの陰極に接続するとにより、こ
のトランジスタＴ２３のベースーェミツタ接合によって
分略し、このトランジスタＴ２３のコレクタは電流シン
ク、例えば図示の基準電圧Ｖｒｅｆ２の点に接続する。
２で分割を行なう為には、集積回路においてトランジス
タＴ２３の有効ェミッタ面積をダイオードＤ２１の有効
ダイオード面積に等しくする必要がある。

このようにすることにより、入力端子２１における電流
と入力端子２２における電流との間の正の差電流の１／
２のみが出力端子２３に、従って次の回路段Ｓ３の入力
端子３１に供給される。

回路段ＳＩの入力端子１１はダイオードＤ５の陽極−陰
極通路を経て、入力電流ｌａを流す入力電流源に接続す
る。第６図のアナログーデジタル変換器は第５図のアナ
ログーデジタル変器と同様に作動する。

流ｌａが基準電流ｌｒよりも小さい場合には負の差電流
がトランジスタＴ１２のベースに流れ、このトランジス
タ導適する。他のすべてのトランジスタＴ２２，Ｔ３２
，Ｔ４２・・・・・・も飽和状態となり、すべてのダイ
オードＤＩ１，Ｄ２１，Ｄ３１，○４２，・・・・・・
の端子間に存在する電圧は琴ボルトに等しくなる。電流
ｌａの値が流ｌｒの値を越えると、トランジスタＴ１２
が遮断し、正の差電流がダイオードＤＩＩを経て次の回
路段Ｓ２に入力端子２１に流れる。トランジスタＴ１２
，Ｔ２２，Ｔ３２，Ｔ４２・・・・・・の導通或は非導
通はこれらトランジスタのコレクタ、すなわち検出出力
端子１４，２４，３４，４４…・・・で検出することが
できる。

この目的の為にコレクタインピーダンスを設けるとがで
きるが、例えばトランジスタートランジスタ論理（ＴＴ
Ｌ）回路をこられの検出出力端子に接続する場合にはゲ
ートインピーダンスがコレクタインピーダンスとして作
用しうる。導通状態にあるトランジスタＴ１２，Ｔ２２
，Ｔ３２，Ｔ４２……は関連する検出出力端子を低レベ
ルにし、非導適状態にあるトランジスタＴ１２，Ｔ２２
，Ｔ３２，Ｔ４２・・・・・・は関連する検出出力端子
を高レベルにする。残りの電流、すなわちｌａから基準
電流の倍数を減じて得た電流を次のアナログーデジタル
変換器１６に供給しうるようにする為に、多数の論理ゲ
ートを設ける。

検出出力端子１４はィンバータ１を経てＡＮＤゲートも
の入力端子に接続する。順次の２つの回路段の検出出力
端子の各々は排他的ＯＲゲートの入力端子に接続する。
一例として検出出力端子１４および２４を排他的ＯＲゲ
ートｅ，の入力端子に接続し、検出出力端子２４および
３４を排他的ＯＲゲートｅ２の入力端子に薮続し、以下
同様な接続を行なう。８個（４個を図示し、４個を図示
しない）の排他的ＯＲゲートｅ，，ｅ２，ｅ３，ｅ４・
・・・・・の出力端子はＡＮＤゲートａ，，ａ２，ａ３
，ａ４・・・・・・の入力端子にそれぞれ接続する。

すべてのＡＮＤゲート恥，ａ，，ａ２，ａ３，ａ４・・
・・・・において第２入力端子はクロック信号源１５′
に接続する。これらＡＮＤゲートの出力端子はスイッチ
ングトランジスタＴ。４，Ｔ．４，Ｔ２４，Ｔ凶，Ｔ４
４・・・・・・のベース電極に接続する。

スイッチングトランジスタＴｏ４のェミッタはダイオー
ド○５の陰極に接続し、スイッチングトランジスタＴ１
４，Ｔ２４，Ｔ３４，Ｔ４４・・・・・・のェミッタ‘
ま共通接続点１５，２５，３５，４５・・・・・・にそ
れぞれ接続する。スイッチングトランジスタＴ０４およ
びＴ１４のコレクタは接続点７０‘こ直接接続し、他の
スイッチングトランジスタＴ２４，Ｔ３４，Ｔ４ ４…
・…のコレクタは電流分割回路を経て接続点７０‘こ接
続する。この電流分割回路は図示のような回路設計とす
ることができる。すなわちトランジスタＴ５ダイオード
Ｄ６とを以つて電流分割回路を構成し、トランジスタＴ
５のベースーェミツタ接合をダイオードＤ６によって分
略し、このダイオードの有効ダイオード面積をトランジ
スタＴ５の有効ェミッタ面積に等しくする。ダイオード
ＤＲとトランジスタＴ５とを１個の基板に集積化する場
合には、ダイオードＤ６を流れる電流は常にトランジス
タＴ５のェミツタ電流にほぼ等しくなる。トランジスタ
Ｔ５のエミツタはトランジスタＴ２４，Ｔ３４，Ｔ４４
・…・・のコレクタに接続し、トランジスタＴ５のコレ
クタは接続点７０に接続する。ダイオードＤ６の陽極は
電流シンク、例えば図示の基準電圧Ｖｒｅｆ３の点に接
続する。このようにするとによりトランジスタＴ５のコ
レクタ電流はトランジスタＴ５のエミツタとダイオード
Ｄ６の陰極との接続点に供給される電流の１／２に等し
くなる。接続点７０はアナログーデジタル変換器１６の
入力端子に懐綾する。

この変換器は詳細に示さないが、例えば詳細に図示した
変換器のいずれか１つとするとができる。このアナログ
ーデジタル変換器１６は１財固の回路段を臭え、各回路
段にｌｒ／１６に等しい基準電位を供給する。これが為
、接続点７０に供給される電流は常に１従没階でデジタ
ル化しうる。変器１６に供給される流は最大でｌｒであ
る為、１９固の回路段で充分である。電流ｌａが電流ｌ
ｒよりも小さい場合には、トランジスタＴ１２，Ｔ２２
，Ｔ３２，Ｔ４２・・・・・・のすべてが導通し、従っ
てすべての検出出力端子１４，２４，３４，４４……が
低レベルとなる。

従って排他的ＯＲゲートｅ，，ｅ２，ｅ３，ｅ４…・・
・の出力端子は低レベルとなり、ィンバータ１の出力端
子は高レベルとなる。従ってクロック信号１５′からク
ロックパルスが生じる場合にスイッチトランジスタＴ０
４のみが導通し、電流ｌａがこのスイッチングトランジ
スタＴ０４のェミッターコレクタ通路を経て接続点７０
に流れる。電流ｌａがｌｒよりも大きいが２１ｒよりも
小さい場合には、検出出力様子１４のみが高レベルとな
り、排他的ＯＲゲートｅ，の出力端子のみが高レベルと
なり、従ってクロック信号源１５′からクロツクパルス
が生じる瞬時にＡＮＤゲートａ，の出力端子のみが高レ
ベルとなり、トランジスタＴ１４が導適する。

従って正の残りの電流ｌａ−ｌｒが接続点７０１こ流れ
る。函流ｌａが２１ｒよりも小さいが４１「よりも大き
い場合には、トランジスタＴ１２およびＴ２２が遮断し
、検出出力端子１４および２４が高レベルとなり、排他
的ＯＲゲートｅ２の出力端子のみが高レベルとなる。

従ってクロック信号源１５′からクロツクパルスが生じ
る瞬時にスイッチングトランジスタＴ２４のみが導通し
、亀流ｌａ−ｌｒが電流分割回路〈Ｔ５，Ｄ６）に流れ
、芸（ね−・ｒ）に等しい流が接続点７０１こ流れる。
サンプリング期間以外では電流ｌａ−ｌｒは接続点２５
から電流分割回路（Ｄ２１，Ｔ２３）に流れ、の回路段
Ｓ３の入力端子３１のみが電流ｌａ−２１ｒの半分の電
流を受ける。電流ｌａが４１ａよりも大きいが母ａより
も小さい場合には第４回路段Ｓ４が電流源Ｃ４１の電流
ｌｒよりも小さな量（ｌａ−４１ｒ）に等しい電流を受
ける為、トランジスタＴ４２は導適状態を維持し、トラ
ンジスタＴ１２，Ｔ２２およびＴ３２が遮断し、従って
出出力端子１４，２４，３４が高レベルとなり、排他的
ＯＲゲートｅ３の出力端子のみが高レベルとなり、従っ
てクロック信号１５′からクロスパルスが生じる瞬時に
スイッチングトランジスタＴ３４が導通し、享（１ａ−
４１ｒ）に等しい電流が接続点３５からこのスイッチン
グトランジスタＴ３４を経て電流分割回路（Ｔ５，Ｄ６
）に流れる。

従って接続点７０は毒（ね−４１ｒ）に等しい電流を受
ける。この電流はサンプリング期間以外で接続点４５に
得られる残りの電流に等しい。第７図は第６図によるア
ナログーデジタル変換器の感度特性曲線を示す。この第
７図において縦藤にはアナログーデジタル変換器１６の
計数段階数ｎ，をプロットし、機軸にはアナログ信号流
ねと基準電荻 五ｒとの比ｌａ／ｌｒをプロットした。
０とｌｒとの間の値を有する入力電流ｌａは１館袋階で
デジタル化され、同様にｌｒと２１ｒとの間、２１ｒと
４１ｒとの間、４１ｒと斑ｒとの間、８１ｒと１６１ｒ
との間、１６１ｒと３２１ｒとの間、３２１ｒと６４１
ｒとの間および６４１ｒと２８ｒとの間の値を有する入
力電流ｌａも１技段階でデジタル化される。これが為、
低振幅の入力電流はわずかな計数段階（すべての変換器
に対しｌｒ／１６の計数段階）で量子化される。これが
為、量子化雑力と信号電力との比を同じに維持したまま
で線形変換器に比べダイナミックレンジが増大する。本
発明は上述した例のみに限定されず、幾多の変更をえう
ること勿論である。特に本発明アナログーデジタル変器
の回路段を４例のみ示したが、他の変形も可能である。
図面の簡単な説明第１図は本発明アナログーデジタル変
換器を示すブロック線図、第２図はアナログーデジタル
変換器の１つの回路段を示すブロック線図、第３図はか
かる回路段の具体的一例を示す回線図、第４図は回路段
の他の具体例を示す回路図、第５図はアナログーデジタ
ル変換器の具体的な一例を示す回路図、第６図はアナロ
グーデジタル変換器の他の具体的な例を示す回路図、第
７図は第６図のアナログーデジタル変換器の感度特性曲
線を示す線図である。

１，１１，２１，３１，４１…・・・第１入力端子、２
，１２，２２，３２，４２・・・・・・第２入力端子、
３，１３，２３，３３，４３…・・・出力端子、４，１
４，２４，３４，４４・・・…検出出力端子、５，１５
，２５，３５，４５・・・・・・共通接続点、６・・・
・・・差電流形成装置、７，８・・・・・・順および逆
方向導通素子、９・・・・・・電流シンク、１０・・・
・・・バイアス回路、１１……検出装置、１５′…・・
・クロック信号源、１６・・…・アナログーデジタル変
換器、ＳＩ〜Ｓ４・・・・・・回路段、ＣＩ１，Ｃ２１
，Ｃ３１，Ｃ４１，ＣＩ２，Ｃ２２，Ｃ３２，Ｃ４２・
・・・・・電流源、１・・・・・・ィンバータ、ａｏ〜
ａ４・・・・・・ＡＮＤゲート、ｅ，〜ｅ４・・・・・
・排他的ＯＲゲート。

Ｆｉｇ．ｌＦ；９．２ Ｆｉ９．３ Ｆｉ９．４ Ｆｉｇ．５ Ｆｉ９．６ Ｆｉｇ．７

Claims (1)

1. 【特許請求の範囲】 １ 直列接続された複数個の回路段を具え、アナログ入
   力信号をデジタル的に符号化した出力信号に変換するア
   ナログ−デジタル変換器であつて、各回路段は、第１の
   回路段に対しアナログ入力信号に相当する第１電流が供
   給される第１入力端子と、基準電流が供給される第２入
   力端子と、これら第１電流および基準電流間の差を決定
   する第１手段と、この差が与えられる共通接続点を有す
   る転送手段と、この共通接続点と当該回路段の出力端子
   との間に設けられ、前記の差が正である場合にこの差に
   比例する電流を、次の回路段の第１入力端子に結合され
   ている前記の出力端子に転送する第１電流通路と、前記
   の共通接続点と第２の回路点との間に設けられ、前記の
   差が負の場合にこの差をこの第２の回路点に転送する第
   ２電流通路と、検出出力端子を有しており前記の差の極
   性を検出する検出手段とを具えており、デジタル的に符
   号化した出力信号が複数個の回路段の検出出力端子から
   取出されるようにしたアナログ−デジタル変換器におい
   て、前記の第２の回路点を、前記の差が負の場合この差
   を取出す電流シンクとし、第１電流通路は第１半導体素
   子を有し、第２電流通路は第２半導体素子を有し、これ
   ら第１および第２半導体素子の各々は順方向および逆方
   向の導通方向を有し、これら第１および第２半導体素子
   の順方向の導通方向が前記の共通接続点から見て互いに
   反対方向となつており、前記の共通接続点から見て一方
   の半導体素子の順方向のインピーダンスが他方の半導体
   素子の逆方向のインピーダンスに比べて低くなつており
   、各回路段は２つの半導体素子の一方のみが順方向にバ
   イアスされるようにこれら２つの半導体素子をバイアス
   するバイアス手段を具えていることを特徴とするアナロ
   グ−デジタル変換器。 ２ 特許請求の範囲１に記載のアナログ−デジタル変換
   器において、第１半導体素子を第１導電型の第１バイポ
   ーラトランジスタとし、この第１バイポーラトランジス
   タのコレクタ−エミツク通路により第１電流通路中で電
   流を転送し、第２半導体素子を前記の１導電型とは反対
   の第２導電型の第２バイポーラトランジスタとし、この
   第２バイポーラトランジスタのコレクタ−エミツタ通路
   により前記の第２電流通路中で電流を転送し、前記の第
   １および第２バイポーラトランジスタのエミツクを前記
   の共通接続点に接続し、第１バイポーラトランジスタの
   コレクタを前記の出力端子に接続し、第２バイポーラト
   ランジスタのコレクタを前記の電流シンクに接続し、第
   １および第２バイポーラトランジスタのベースを前記の
   バイアス手段に接続し、このバイアス手段によりこれら
   ２つのベース間の電圧をこれら２つのトランジスタが同
   時に導通しえないように維持しうるようにしたことを特
   徴とするアナログ−デジタル変換器。 ３ 特許請求の範囲１に記載のアナログ−デジタル変換
   器において、第１半導体素子を第１絶縁ゲート電界効果
   トランジスタとし、その主電流通路により前記の第１電
   流通路中で電流を転送し、第２半導体素子を第２バイポ
   ーラトランジスタとし、そのコレクタ−エミツク通路に
   より前記の第２電流通路中で電流を転送し、前記の第１
   絶縁ゲート電界果トランジスタのソース電極を前の共通
   接続点に、そのドレイン電極を前記の出力端子にそれぞ
   れ接続し、前の第２バイポーラトランジスタのエミツタ
   を前記の共通接続点に、そのコレクタを前記の電流シン
   クにそれぞれ接続し、前記の第１絶縁ゲート電界効果ト
   ランジスタのゲート電極および前記の第２バイポーラト
   ランジスタのベース電極を前記のバイアス手段に接続し
   、このバイアス手段により第１絶縁ゲート電界効果トラ
   ンジスタのゲート電極と第２バイポーラトランジスタの
   ベース電極との間に、これら２つのトランジスタを同時
   に導通せしめることができないような電圧を維持しうる
   ようにし、このバイアス手段を数の回路段に対し共通と
   したことを特徴とするアナログ−デジタル変換器。 ４ 特許請求の範囲１に記載のアナログ−デジタル変換
   器において、第１半導体素子をダイオードとし、２半導
   体素子をトランジスタのベース−エミツタ接合とし、こ
   のトランジスタのコレクタを前記の電流シンクに導き、
   前記のバイアス手段を基準電位点を以つて構し、この基
   準電位点に複数の順次の回路段の第２半導体素子のエミ
   ツタを接続し、各回路段の出力端子を次の回路段の共通
   接続点に接続し、各回路段が前記の基準電流を生じる電
   流源を具え、前の共通接続点から見てこの電流源の電流
   方向が前記のダイオードの順方向と同じになつているこ
   とを特徴とするアナログ−デジタル変換器。 ５ 特許請求の範囲１〜３のいずれか１つに記載のアナ
   ログ−デジタル変換器において、各回路段が前記の基準
   流を生じる電流源を具え、この基準電流の電流方向が前
   記の共通接続点から見て前の第１半導体素子の順方向と
   同じとなつており、直列接続された少くとも複数個の回
   路段の前記の第１半導体素子の順方向を同じ方向とし、
   各回路段の出力端子が次の回路段の共通接続点に接続さ
   れていることを特徴とするアナログ−デジタル変換器。 ６ 特許請求の範囲１〜５のいずれか１つに記載のアナ
   ログ−デジタル変換器において、少くとも１つの回路段
   の第１電流通路が電流分割回路を具えていることを特徴
   とするアナログ−デジタル変換器。７ 特許請求の範囲
   ４に記載のアナログ−デジタル変換器において、少くと
   も１つの回路段で前記のダイオードがトランジスタのベ
   ース−エミツタ接合によつて分路されており、このトラ
   ンジスタのベースがこのダイオードの陽極に、そのエミ
   ツタがこのダイオードの陰極にそれぞれ接続され、この
   トランジスタの順方向がこのダイオードの順方向と同じ
   方向になつていることを特徴とするアナログ−デジタル
   変換器。 ８ 特許請求の範囲４に記載のアナログ−デジタル変換
   器において、前記のトランジスタのコレクタ−ベース接
   合がダイオードによつて分路され、該ダイオードの順方
   向が前記のコレクタ−ベース接合の順方向と同じ方向に
   なつているとを特徴とするアナログ−デジタル変換器。 ９ 特許請求の範囲４に記載のアナログ−デジタル変換
   器において、前記のトランジスタに、前記検出手段を構
   成する第２のコレクタ接点が設けられていることを特徴
   とするアナログ−デジタル変換器。１０ 特許請求の範
   囲４に記載のアナログ−デジタル変換器において、各回
   路段の第２電流通路に設けたトランジスタのコレクタを
   、該トランジスタの導通或は非導通を出する論理回路の
   ゲートにき、該論理回路により複数のスイツチングトラ
   ンジスタを制御し、これらスイツチングトランジスタの
   エミツタの各々を異なる回路段の共通接続点にそれぞれ
   接続し、ある回路段の第２電流通路に設けたトランジス
   タが導通状態にあり、その前段の回路段の対応するトラ
   ンジスタが非導通状態にある場合に前記論理路により、
   前記の前段の回路段の共通接続点にエミツタが接続され
   ているスイツチングトランジスタを導通させるようにし
   、前記複数のスイツチングトランジスタのコレクタを他
   のアナログ−デジタル変換器に接続するようにしたこと
   を特徴とするアナログ−デジタル変換器。